| 講演名 | 2002/11/21 等価検証の効率化手法に関する一考察 松永 裕介, |
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| 抄録(和) | 組合わせ回路の等価検証問題はNP完全問題であることが知られているが,実際の設計においては構造の似通った2つの回路が等価かどうかを比較する場合が多く見られる.本稿ではそのような構造の類似性を利用して高速に等価性判定を行なうアルゴリズムについて述べ,前向き走査と後ろ向き走査という効率化手法に関する理論的な考察および実験結果の比較解析を行なう. |
| 抄録(英) | While equivalence checking for combinational circuits is known as an KP complete problem, there are many cases in the real-world that two circuits to be verified have structural similarity. This paper describes equivalence checking algorithms utilizing such structural similarity. Theoretical study and empirical analysis for two acceleration methods - forward scan and backward scan - are shown. |
| キーワード(和) | 形式的検証 / 等価性検証 / 二分決定グラフ |
| キーワード(英) | formal verification / equivalence checking / BDDs |
| 資料番号 | CPSY2002-63 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2002/11/21(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | 等価検証の効率化手法に関する一考察 |
| サブタイトル（和） | |
| タイトル（英） | On acceleration methods of equivalence checking |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 形式的検証 / formal verification |
| キーワード(2)（和/英） | 等価性検証 / equivalence checking |
| キーワード(3)（和/英） | 二分決定グラフ / BDDs |
| 第 1 著者 氏名（和/英） | 松永 裕介 / Yusuke MATSUNAGA |
| 第 1 著者 所属（和/英） | 九州大学大学院システム情報科学研究院情報工学部門 Department of computer Science and Communication Engineering Graduate School of Information Science and Electrical Engineering Kyushu University |
| 発表年月日 | 2002/11/21 |
| 資料番号 | CPSY2002-63 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 478 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |