| 講演名 | 2003/1/23 大規模システムLSIのテストコストを低減するat-speedロジックBISTアクセラレータ(LBA) 河野 一郎, 高嶺 美夫, |
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| 抄録(和) | 大規模システムLSIのテストコスト低減を目的として、通常動作と同一速度(at-speed)で実施するロジックBISTの障害となるテスト制御信号とクロック信号の遅延増加を実効的に抑制する新回路LBAを開発した。LBAは、従来のクロックスキュー最適化法では達成不能な動作速度向上を実現するクロック周期制御回路、テスト時間の増加を抑制する2相クロックBISTコントローラ、人手設計を不要化する自動レイアウト設計方式により、回路全体を一括したat-speedテストを可能にし、低価格テスタの活用によるテストコスト低減を可能にする。 |
| 抄録(英) | A logic BIST accelerator (LBA) enables at-speed testing of large and high-speed system-on-chips by overcoming timing problems during test. It is based on a flexible clock control circuit, a two-phase-clocked BIST controller, and new physical design strategy. It was confirmed that the LBA improves testing speed on a 5.8-million-transistor system-on-chip. |
| キーワード(和) | テストコスト / at-speedロジックBIST / タイミング / クロック周期 / レイアウト設計 |
| キーワード(英) | cost of testing / at-speed logic BIST / timing / clock period / physical design |
| 資料番号 | CPM2002-139 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPM |
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| 開催期間 | 2003/1/23(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Component Parts and Materials (CPM) |
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| 本文の言語 | JPN |
| タイトル（和） | 大規模システムLSIのテストコストを低減するat-speedロジックBISTアクセラレータ(LBA) |
| サブタイトル（和） | |
| タイトル（英） | Logic BIST Accelerator (LBA) : A Key Device for At-speed Testing of Large System-on-chips |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テストコスト / cost of testing |
| キーワード(2)（和/英） | at-speedロジックBIST / at-speed logic BIST |
| キーワード(3)（和/英） | タイミング / timing |
| キーワード(4)（和/英） | クロック周期 / clock period |
| キーワード(5)（和/英） | レイアウト設計 / physical design |
| 第 1 著者 氏名（和/英） | 河野 一郎 / Ichiro KOHNO |
| 第 1 著者 所属（和/英） | (株)日立製作所半導体グループ Hitachi,Ltd.Semiconductor & Integrated Circuits |
| 第 2 著者 氏名（和/英） | 高嶺 美夫 / Yoshio TAKAMINE |
| 第 2 著者 所属（和/英） | (株)日立製作所半導体グループ Hitachi,Ltd.Semiconductor & Integrated Circuits |
| 発表年月日 | 2003/1/23 |
| 資料番号 | CPM2002-139 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 620 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |