| 講演名 | 2004/6/11 システムオンチップのインターコネクトに対する2パターン可検査化設計(ディペンダブルソフトウェアとネットワーク及び一般) 嵯峨 佑介, 米田 友和, 藤原 秀雄, |
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| 抄録(和) | 半導体の高集積化に伴い,システムオンチップ(SoC)のインターコネクトにおけるクロストーク故障が問題となる.それらの故障のテストは,連続した2パターンの印加と,その応答を1パターン観測する2パターンテストで行われる.本論文では,インターコネクトを2パターン可検査にするDFT手法として,IEEEP1500ラッパーのEXTESTモードを利用しシリアルTAMによりインターコネクトのテストを行うDFT手法と,ラッパーを用いず既存インターコネクトを可能な限り利用するDFT手法を提案する.ケーススタディとしてSoCに提案手法を適用した例を用い,連続可検査化DFT手法と比べ面積オーバヘッドが小さいことを示す. |
| 抄録(英) | Testing faults on interconnects of system-on-chip (SoC) has become more important because of high integration of semiconductors. The faults can be tested by 2-pattern testing. 2-pattern testing means application of consecutive two patterns and observation of one test sequence. In this paper, we present two DFT methods for 2-pattern testability of interconnect. One DFT method utilizes EXTEST mode of IEEE P1500 wrappers and support testing through serial TAM. Other doesn't use IEEE P1500 wrappers, and utilizes existing interconnects as much as possible. In a case study, we show advantages that hardware overhead of proposed method is lower than that of the DFT method based on consecutive testability. |
| キーワード(和) | システムオンチップ / インターコネクト / テスト容易化設計 / クロストーク故障 / 2パターン可検査性 / テストアクセス機構 |
| キーワード(英) | system-on-chip / interconnect / design for testability / crosstalk-induced faults / 2-pattern testability / test access mechanism |
| 資料番号 | DC2004-10 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2004/6/11(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | システムオンチップのインターコネクトに対する2パターン可検査化設計(ディペンダブルソフトウェアとネットワーク及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Design for 2-pattern Testability of System-on-Chip Interconnects |
| サブタイトル（和） | |
| キーワード(1)（和/英） | システムオンチップ / system-on-chip |
| キーワード(2)（和/英） | インターコネクト / interconnect |
| キーワード(3)（和/英） | テスト容易化設計 / design for testability |
| キーワード(4)（和/英） | クロストーク故障 / crosstalk-induced faults |
| キーワード(5)（和/英） | 2パターン可検査性 / 2-pattern testability |
| キーワード(6)（和/英） | テストアクセス機構 / test access mechanism |
| 第 1 著者 氏名（和/英） | 嵯峨 佑介 / Yuusuke SAGA |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology Kansai Science City |
| 第 2 著者 氏名（和/英） | 米田 友和 / Tomokazu YONEDA |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology Kansai Science City |
| 第 3 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology Kansai Science City |
| 発表年月日 | 2004/6/11 |
| 資料番号 | DC2004-10 |
| 巻番号（vol） | vol.104 |
| 号番号（no） | 130 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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