講演名 | 2004/6/11 BISTの故障を考慮した故障検出率と市場不良率の関係(ディペンダブルソフトウェアとネットワーク及び一般) 中村 芳行, 藤原 秀雄, |
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抄録(和) | 故障検出率と市場不良率との関係を推定する関係式が知られているが、これらはいずれも、チップのテストを行うテスト装置には故障が無いと仮定されている。このため、テスト装置に故障が存在する確率は無視できるほど小さくなくてはならず、これには膨大なテストが必要である。BIST回路は、チップに組み込まれているので、テスト装置であるBIST回路自身のテストはチップ毎に実施しなければならず、テストに要するコストは増大してしまう。本論文で提案する手法では、テスト装置に故障が無いことを保障しなくても、故障検出率と市場不良率の関係を推定することができる。このため、BISTによるテストの場合でも、BIST回路自身に膨大なテストを実施する必要は無くなり、テストに要するコストを削減できる。 |
抄録(英) | There are some well-known equations which derive the defect level from fault coverage. However, these equations are only true under the assumption that the test equipment is fault-free. Therefore to apply these equations, the test equipment requires exhaustive testing to make sure it is fault-free. As BIST is a part of the test equipment, we have to exhaustively test it in every chip that greatly increases the cost of testing. In this paper, we introduce a new method to derive defect level from fault coverage without assuming the test equipment as fault-free. Our method does not require exhaustive test for BIST thus reduce the cost of testing. |
キーワード(和) | BIST / 故障検出率 / 市場不良率 |
キーワード(英) | BIST / Fault coverage / Defect level |
資料番号 | DC2004-9 |
発行日 |
研究会情報 | |
研究会 | DC |
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開催期間 | 2004/6/11(から1日開催) |
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講演論文情報詳細 | |
申込み研究会 | Dependable Computing (DC) |
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本文の言語 | JPN |
タイトル(和) | BISTの故障を考慮した故障検出率と市場不良率の関係(ディペンダブルソフトウェアとネットワーク及び一般) |
サブタイトル(和) | |
タイトル(英) | Relationship between Fault Coverage and Defect Level in Consideration of BIST Faults |
サブタイトル(和) | |
キーワード(1)(和/英) | BIST / BIST |
キーワード(2)(和/英) | 故障検出率 / Fault coverage |
キーワード(3)(和/英) | 市場不良率 / Defect level |
第 1 著者 氏名(和/英) | 中村 芳行 / Yoshiyuki NAKAMURA |
第 1 著者 所属(和/英) | 奈良先端科学技術大学院大学:NECエレクトロニクス(株) Nara Institute of Science and Technology (NAIST):NEC Electronics Corporation |
第 2 著者 氏名(和/英) | 藤原 秀雄 / Hideo FUJIWARA |
第 2 著者 所属(和/英) | 奈良先端科学技術大学院大学 Nara Institute of Science and Technology (NAIST) |
発表年月日 | 2004/6/11 |
資料番号 | DC2004-9 |
巻番号(vol) | vol.104 |
号番号(no) | 130 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |