| 講演名 | 2004/2/13 SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト) 宮崎 政英, 細川 利典, 伊達 博, 村岡 道明, 藤原 秀雄, |
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| 抄録(和) | SoCのテスト戦略の決定に於いては、SoCの外部ピン数、テスト時総消費電力、面積、及び使用するテスタに搭載可能なテストデータ量等の様々な制約条件を考慮する必要がある。また、RTレベルで再利用するコアに関しては、上記の制約条件とテスト品質を満たし、かつテストコストが最小となるようにDFTの選択を行うことが望ましい。そこで、テスト実行時間最短化を目標としたDFT選択問題を定式化し、各コアのDFT選択を変更しながらテストスケジューリングを実行し、greedy法によりDFT選択を最適化する手法を示す。 |
| 抄録(英) | This paper proposes an SoC test architecture generation framework. It contains a database which stores the test cost information on several DFTs for every core, and DFT selection part which performs DFT selection for test cost minimization using this database in the early phase of the design flow. Moreover, the DFT selection problem is formulated and the algorithm which solves this is proposed. Experimental results showed that bottlenecks in test application time when using the single DFT method for all cores is reduced by performing DFT selection from several DFTs. As a result, the whole test application time is drastically shortened. |
| キーワード(和) | SoCテスト / テストスケジューリング / テスト容易化設計 |
| キーワード(英) | test scheduling / test access mechanism / wrapper / design for test |
| 資料番号 | DC2003-100 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2004/2/13(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト) |
| サブタイトル（和） | |
| タイトル（英） | A DFT Selection Method for Reducing Test Application Time of System-on-Chips |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SoCテスト / test scheduling |
| キーワード(2)（和/英） | テストスケジューリング / test access mechanism |
| キーワード(3)（和/英） | テスト容易化設計 / wrapper |
| 第 1 著者 氏名（和/英） | 宮崎 政英 / Masahide MIYAZAKI |
| 第 1 著者 所属（和/英） | 半導体理工学研究センター STARC |
| 第 2 著者 氏名（和/英） | 細川 利典 / Toshinori HOSOKAWA |
| 第 2 著者 所属（和/英） | 日本大学生産工学部数理情報工学科半導体理工学研究センター Mathematical Information Engineering, Nihon University |
| 第 3 著者 氏名（和/英） | 伊達 博 / Hiroshi DATE |
| 第 3 著者 所属（和/英） | 半導体理工学研究センター STARC |
| 第 4 著者 氏名（和/英） | 村岡 道明 / Michiaki MURAOKA |
| 第 4 著者 所属（和/英） | 半導体理工学研究センター STARC |
| 第 5 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 5 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology (NAIST) |
| 発表年月日 | 2004/2/13 |
| 資料番号 | DC2003-100 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 668 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |