| 講演名 | 2003/11/21 セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) 齋藤 寛, 川鍋 昌紀, 今井 雅, 中村 宏, 南谷 崇, |
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| 抄録(和) | 本稿では、セルコントローラに基づいた非同期制御回路を合成する手法を提案する。本手法では、設計制約とリソースライブラリを用いて高位合成が行われたあと得られたデータパス回路の各演算に対して、セルコントローラをマップすることによってデータパス回路を制御する制御回路を合成する。マッピングという性質上、制御回路の面積と合成時間は、データパス回路における演算の数に比例した値ということがわかる。更に、高位合成から得られたデータパス回路の遅延情報を利用して、制御回路の面積を削減する手法を提案する。両方の手法を組み合わせることによって、多数の演算を実行するデータパス回路を制御する制御回路を効率よく合成することが可能となる。 |
| 抄録(英) | We propose a synthesis method of asynchronous control circuits based on cell controllers. After the high-level synthesis of a datapath circuit with design constraints and a resource library, the control circuit is synthesized by mapping a cell controller for each data operation in the datapath circuit. Because of the nature of mapping, the area and the synthesis time of the control circuit are proportional with respect to the number of data operations in the datapath circuit. In addition, to reduce the area of the control circuit, we present an optimization method by using datapath delay information derived from the high-level synthesis. By combining both methods, we can synthesize control circuits efficiently which control a large number of data operations. |
| キーワード(和) | セルコントローラ / scheduled data flow graph / 束データ方式 / タイミング解析 / concurrent vertex substitution |
| キーワード(英) | cell controller, / scheduled data flow graph / bundled data implementation / timing analysis / concurrent vertex substitution |
| 資料番号 | DC2003-47 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2003/11/21(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
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| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) |
| サブタイトル（和） | |
| タイトル（英） | Synthesis of Asynchronous Control Circuits Based on Cell Controllers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | セルコントローラ / cell controller, |
| キーワード(2)（和/英） | scheduled data flow graph / scheduled data flow graph |
| キーワード(3)（和/英） | 束データ方式 / bundled data implementation |
| キーワード(4)（和/英） | タイミング解析 / timing analysis |
| キーワード(5)（和/英） | concurrent vertex substitution / concurrent vertex substitution |
| 第 1 著者 氏名（和/英） | 齋藤 寛 / Hiroshi SAITO |
| 第 1 著者 所属（和/英） | 東京大学先端科学技術研究センター Research Center for Advanced Science and Technology, The University of Tokyo |
| 第 2 著者 氏名（和/英） | 川鍋 昌紀 / Masaki KAWANABE |
| 第 2 著者 所属（和/英） | 東京大学先端科学技術研究センター Research Center for Advanced Science and Technology, The University of Tokyo |
| 第 3 著者 氏名（和/英） | 今井 雅 / Masashi IMAI |
| 第 3 著者 所属（和/英） | 東京大学先端科学技術研究センター Research Center for Advanced Science and Technology, The University of Tokyo |
| 第 4 著者 氏名（和/英） | 中村 宏 / Hiroshi NAKAMURA |
| 第 4 著者 所属（和/英） | 東京大学先端科学技術研究センター Research Center for Advanced Science and Technology, The University of Tokyo |
| 第 5 著者 氏名（和/英） | 南谷 崇 / Takashi NANYA |
| 第 5 著者 所属（和/英） | 東京大学先端科学技術研究センター Research Center for Advanced Science and Technology, The University of Tokyo |
| 発表年月日 | 2003/11/21 |
| 資料番号 | DC2003-47 |
| 巻番号（vol） | vol.103 |
| 号番号（no） | 480 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |