| 講演名 | 2003/2/14 連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化 内山 哲夫, 米田 友和, 藤原 秀雄, |
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| 抄録(和) | システムオンチップ(SoC)が可検査であるためには,それを構成するコア自身が可検査でありかつSoCの外部から内部の各コアヘのテストアクセスが可能である必要がある.SoCでは縮退故障などの論理故障のみならず,遅延故障などのタイミング故障のテストも重要となるため,コアに実動作速度(at-speed)で任意のテストパタンを連続して印加し,応答を観測できる必要がある.SoCのすべてのコアと信号線に対してこのようなテストアクセスが可能である性質をSoCの連続可検査性という.本論文では,スキャン設計されたコア,非スキャン設計されたコア,IEEE P1500に準拠したコアによって構成され,外部テスト方式によってテストされるSoCを対象とし,面積オーバヘッドとテスト実行時間に対して相互最適化された連続可検査なSoCを実現するテスト容易化設計法(テストアクセス機構設計法およびテストスケジューリング法)を提案する.また実験により,代表的なテストアクセス手法であるテストバス方式と比較し,提案手法の有効性を示す. |
| 抄録(英) | Test access mechanism and test scheduling are integral parts of SoC test. This paper introduces a concept of testability called consecutive testability and presents a design-for-testability method for making an SoC consecutively testable. The proposed DFT method creates TAM design and test schedule by using integer linear programming, and makes a given SoC consecutively testable by co-optimizing area overhead and test application time. For consecutive testable SoC, testing can be performed as follows. Test patterns of a core are propagated to the core inputs from the SoC inputs consecutively at speed of system clock. Similarly the test responses are propagated to the SoC outputs from the core outputs consecutively at speed of system clock. Therefore, the method can test not only logic faults such as stuck-at faults, but also timing faults such as delay faults that require consecutive application of test patterns at speed of system clock. The proposed DFT method introduces low area overhead because existing interconnects are used as a part of TAM. Experimintal results show advantages of the proposed method compared to test bus architecture which is a well known TAM design. |
| キーワード(和) | システムオンチップ / テスト容易化設計 / テストアクセス機構 / テストスケジューリング / 連続可検査性 / 相互最適化 |
| キーワード(英) | system-on-a-chip / design for testability / test access mechanism / test scheduling / consecutive testability / Co-optimization |
| 資料番号 | DC2002-82 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2003/2/14(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | JPN |
| タイトル（和） | 連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化 |
| サブタイトル（和） | |
| タイトル（英） | Area and Time Co-Optimization for System-on-a-Chip based on Consecutive Testability |
| サブタイトル（和） | |
| キーワード(1)（和/英） | システムオンチップ / system-on-a-chip |
| キーワード(2)（和/英） | テスト容易化設計 / design for testability |
| キーワード(3)（和/英） | テストアクセス機構 / test access mechanism |
| キーワード(4)（和/英） | テストスケジューリング / test scheduling |
| キーワード(5)（和/英） | 連続可検査性 / consecutive testability |
| キーワード(6)（和/英） | 相互最適化 / Co-optimization |
| 第 1 著者 氏名（和/英） | 内山 哲夫 / Tetsuo UCHIYAMA |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 2 著者 氏名（和/英） | 米田 友和 / Tomokazu YONEDA |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 第 3 著者 氏名（和/英） | 藤原 秀雄 / Hideo FUJIWARA |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学情報科学研究科 Graduate School of Information Science, Nara Institute of Science and Technology |
| 発表年月日 | 2003/2/14 |
| 資料番号 | DC2002-82 |
| 巻番号（vol） | vol.102 |
| 号番号（no） | 658 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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