| 講演名 | 2018-12-06 TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減 平井 智士(徳島大), 四柳 浩之(徳島大), 橋爪 正樹(徳島大), |
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| 抄録(和) | ICの新たな集積方法として，TSV(Through-Silicon-Via)を用いた3次元積層技術が注目されている．しかし，ボイドやピンホールなどの製造工程中に発生するTSVの故障により，故障TSVでは遅延故障が発生する可能性がある．そこで，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を用いたTSVのテスト容易化設計が研究されている．TDCBSは，TSVの遅延観測およびTSVへの遷移信号入力といった2つの役割を持つ遅延付加部と呼ばれる回路要素を持つ．本論文では，TDCBSの検査時間を削減するために，遅延付加部を遅延観測用と遷移信号入力用の2つに分割する手法を提案する．提案手法では，遅延付加部の分割によりスキャンチェインの長さを短縮でき，検査時間を削減可能である． |
| 抄録(英) | 3D die-stacking technique using TSVs has gained much attention as a new integration method of IC. However, faulty TSVs may cause small delay faults because of defects in TSVs such as voids and pinholes during the manufacturing process. We have been proposed a DFT(Design-For-Testability) method for TSVs using a boundary scan circuit with embedded TDC(TDCBS). The TDCBS has a circuit component called delay line that has two roles. One is to observe a delay in TSVs and the other is to apply a transition signal to TSV. In this paper, we present a design to separate the delay lines into two parts for delay observation and for transition signal application in order to reduce test application time on TDCBS. The proposed design can reduce test application time since the length of the scan chain is shortened by separating the delay lines. |
| キーワード(和) | 微小遅延故障 / TSV / TDC / バウンダリスキャン / テスト容易化設計 |
| キーワード(英) | small delay fault / TSV / TDC / boundary scan / Design-For-Testability |
| 資料番号 | VLD2018-56,DC2018-42 |
| 発行日 | 2018-11-28 (VLD, DC) |
| 研究会情報 | |
| 研究会 | VLD / DC / CPSY / RECONF / CPM / ICD / IE / IPSJ-SLDM / IPSJ-EMB / IPSJ-ARC |
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| 開催期間 | 2018/12/5(から3日開催) |
| 開催地（和） | サテライトキャンパスひろしま |
| 開催地（英） | Satellite Campus Hiroshima |
| テーマ（和） | デザインガイア2018 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2018 -New Field of VLSI Design- |
| 委員長氏名（和） | 峯岸 孝行(三菱電機) / 福本 聡(首都大東京) / 中野 浩嗣(広島大) / 本村 真人(北大) / 廣瀬 文彦(山形大) / 日高 秀人(ルネサス エレクトロニクス) / 浜本 隆之(東京理科大) / 田宮 豊(富士通研) / 渡辺 晴美(東海大) / 井上 弘士(九大) |
| 委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) / Satoshi Fukumoto(Tokyo Metropolitan Univ.) / Koji Nakano(Hiroshima Univ.) / Masato Motomura(Hokkaido Univ.) / Fumihiko Hirose(Yamagata Univ.) / Hideto Hidaka(Renesas) / Takayuki Hamamoto(Tokyo Univ. of Science) / Yutaka Tamiya(Fujitsu Laboratories) / 渡辺 晴美(東海大) / 井上 弘士(九大) |
| 副委員長氏名（和） | 戸川 望(早大) / 高橋 寛(愛媛大) / 入江 英嗣(東大) / 三吉 貴史(富士通研) / 柴田 裕一郎(長崎大) / 佐野 健太郎(理研) / 武山 真弓(北見工大) / 永田 真(神戸大) / 木全 英明(NTT) / 児玉 和也(NII) |
| 副委員長氏名（英） | Nozomu Togawa(Waseda Univ.) / Hiroshi Takahashi(Ehime Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(RIKEN) / Mayumi Takeyama(Kitami Inst. of Tech.) / Makoto Nagata(Kobe Univ.) / Hideaki Kimata(NTT) / Kazuya Kodama(NII) |
| 幹事氏名（和） | 新田 高庸(NTT) / 小平 行秀(会津大) / 金子 晴彦(東工大) / 新井 雅之(日大) / 大川 猛(宇都宮大) / 高前田 伸也(北大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 中村 雄一(豊橋技科大) / 赤毛 勇一(NTTデバイスイノベーションセンタ) / 橋本 隆(パナソニック) / 夏井 雅典(東北大) / 河村 圭(KDDI総合研究所) / 高橋 桂太(名大) / 柴田 誠也(NEC) / 密山 幸男(高知工科大) / 北村 崇師(産総研) / 高瀬 英希(京大) / 田中 清史(北陸先端大) / 早川 栄一(拓殖大) / 久住 憲嗣(九大) / 近藤 正章(東大) / 塩谷 亮太(東大) / 田中 美帆(富士通研) / 長谷川 揚平(東芝メモリ) |
| 幹事氏名（英） | Koyo Nitta(NTT) / Yukihide Odaira(Aizu Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) / Masayuki Arai(Nihon Univ.) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Yuichi Nakamura(Toyohashi Univ. of Tech.) / Yuichi Akage(NTT) / Takashi Hashimoto(Panasonic) / Masanori Natsui(Tohoku Univ.) / Kei Kawamura(KDDI Research) / Keita Takahashi(Nagoya Univ.) / Seiya Shibata(NEC) / Yukio Mitsuyama(Kochi Univ. of Tech.) / 北村 崇師(産総研) / 高瀬 英希(京大) / 田中 清史(北陸先端大) / 早川 栄一(拓殖大) / 久住 憲嗣(九大) / Masaaki Kondo(Univ. of Tokyo) / Ryota Shioya(Univ. of Tokyo) / 田中 美帆(富士通研) / Yohei Hasegawa(Toshiba Memory) |
| 幹事補佐氏名（和） | / / 伊藤 靖朗(広島大) / 津邑 公暁(名工大) / 小林 悠記(NEC) / 中原 啓貴(東工大) / 木村 康男(東京工科大) / 中澤 日出樹(弘前大) / 寺迫 智昭(愛媛大) / 伊藤 浩之(東工大) / 柘植 政利(ソシオネクスト) / 廣瀬 哲也(神戸大) / 早瀬 和也(NTT) / 松尾 康孝(NHK) / 岩崎 裕江(NTT) |
| 幹事補佐氏名（英） | / / Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) / Yasuo Kimura(Tokyo Univ. of Tech.) / Hideki Nakazawa(Hirosaki Univ.) / Tomoaki Terasako(Ehime Univ.) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Masatoshi Tsuge(Socionext) / Tetsuya Hirose(Kobe Univ.) / Kazuya Hayase(NTT) / Yasutaka Matsuo(NHK) / Hiroe Iwasaki(NTT) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on Component Parts and Materials / Technical Committee on Integrated Circuits and Devices / Technical Committee on Image Engineering / Special Interest Group on System and LSI Design Methodology / Special Interest Group on Embedded Systems / Special Interest Group on System Architecture |
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| 本文の言語 | JPN |
| タイトル（和） | TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減 |
| サブタイトル（和） | |
| タイトル（英） | Test Time Reduction by Separating Delay Lines in Boundary Scan Circuit with Embedded TDC |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 微小遅延故障 / small delay fault |
| キーワード(2)（和/英） | TSV / TSV |
| キーワード(3)（和/英） | TDC / TDC |
| キーワード(4)（和/英） | バウンダリスキャン / boundary scan |
| キーワード(5)（和/英） | テスト容易化設計 / Design-For-Testability |
| 第 1 著者 氏名（和/英） | 平井 智士 / Satoshi Hirai |
| 第 1 著者 所属（和/英） | 徳島大学(略称：徳島大) Tokushima University(略称：Tokushima Univ.) |
| 第 2 著者 氏名（和/英） | 四柳 浩之 / Hiroyuki Yotsuyanagi |
| 第 2 著者 所属（和/英） | 徳島大学(略称：徳島大) Tokushima University(略称：Tokushima Univ.) |
| 第 3 著者 氏名（和/英） | 橋爪 正樹 / Masaki Hashizume |
| 第 3 著者 所属（和/英） | 徳島大学(略称：徳島大) Tokushima University(略称：Tokushima Univ.) |
| 発表年月日 | 2018-12-06 |
| 資料番号 | VLD2018-56,DC2018-42 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | VLD-334,DC-335 |
| ページ範囲 | pp.119-124(VLD), pp.119-124(DC), |
| ページ数 | 6 |
| 発行日 | 2018-11-28 (VLD, DC) |