| 講演名 | 2018-10-29 パイプライン型剰余乗算器を用いたペアリング計算器における圧縮自乗算の高速化 奥秋 陽太(横浜国大), 坂本 純一(横浜国大), 吉田 直樹(横浜国大), 藤本 大介(横浜国大), 松本 勉(横浜国大), |
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| 抄録(和) | サイバーフィジカルシステムやクラウド活用の進展に伴い，暗号化したままデータ検索が行えるなど，従来の公開鍵暗号技術より機能性を高めた高機能暗号技術への期待が高まっている．高機能暗号を実現するための構成要素のひとつにペアリング計算がありその計算の速度が普及の課題となっている．本報告では，254bit素数BN曲線上のOptimal AteペアリングのFPGAボードKCU105上でのペアリング計算時間記録を更新し，91.2 ?sが達成できたことを示す．このペアリング実装はパイプライン型剰余乗算器を採用し，圧縮自乗算のスケジューリングの改善，Miller LoopとFinal Additionにおけるクロックサイクル数の削減，および最大動作周波数の向上につき工夫したものである． |
| 抄録(英) | One of the biggest problems of the emerging cyber-physical and cloud computing systems is how to ensure security with energy efficiency. As a solution to the problem there is a growing expectation of adopting advanced cryptography with rich functionalities such as searchable encryption which enables direct data retrieval over encrypted database without decrypting the database, and so on. Most of advanced cryptography use a pairing calculation as a component. It is required that we speed up a pairing calculation for the spread of advanced cryptography. In this paper, we describe how the record latency 91.2 ?s on FPGA board KCU105 for calculation of Optimal Ate pairing over BN curve on 254 bit prime field was achieved. The pairing calculator uses pipeline modular multipliers with improved scheduling for compressed squaring, reduced number of clock cycles on Miller Loop and Final Addition, and higher maximum operating frequency. |
| キーワード(和) | ハードウェアセキュリティ / ペアリング暗号 / FPGA実装 / パイプライン実装 / 圧縮自乗算 |
| キーワード(英) | Hardware Security / Pairing Encryption / FPGA Implementation / Pipeline Implementation / Compressed Squaring |
| 資料番号 | HWS2018-50,ICD2018-42 |
| 発行日 | 2018-10-22 (HWS, ICD) |
| 研究会情報 | |
| 研究会 | HWS / ICD |
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| 開催期間 | 2018/10/29(から1日開催) |
| 開催地（和） | 神戸大 梅田インテリジェントラボラトリ |
| 開催地（英） | Kobe Univ. Umeda Intelligent Laboratory |
| テーマ（和） | ハードウェアセキュリティ, 一般 |
| テーマ（英） | HardwareSecurity, etc. |
| 委員長氏名（和） | 松本 勉(横浜国大) / 日高 秀人(ルネサス エレクトロニクス) |
| 委員長氏名（英） | Tsutomu Matsumoto(Yokohama National Univ.) / Hideto Hidaka(Renesas) |
| 副委員長氏名（和） | 川村 信一(東芝) / 池田 誠(東大) / 永田 真(神戸大) |
| 副委員長氏名（英） | Shinichi Kawamura(Toshiba) / Makoto Ikeda(Univ. of Tokyo) / Makoto Nagata(Kobe Univ.) |
| 幹事氏名（和） | 三浦 典之(神戸大) / 国井 裕樹(セコム) / 橋本 隆(パナソニック) / 夏井 雅典(東北大) |
| 幹事氏名（英） | Noriyuki Miura(Kobe Univ.) / Hiroki Kunii(SECOM) / Takashi Hashimoto(Panasonic) / Masanori Natsui(Tohoku Univ.) |
| 幹事補佐氏名（和） | / 伊藤 浩之(東工大) / 柘植 政利(ソシオネクスト) / 廣瀬 哲也(神戸大) |
| 幹事補佐氏名（英） | / Hiroyuki Ito(Tokyo Inst. of Tech.) / Masatoshi Tsuge(Socionext) / Tetsuya Hirose(Kobe Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Hardware Security / Technical Committee on Integrated Circuits and Devices |
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| 本文の言語 | JPN |
| タイトル（和） | パイプライン型剰余乗算器を用いたペアリング計算器における圧縮自乗算の高速化 |
| サブタイトル（和） | |
| タイトル（英） | An Acceleration of Compressed Squaring for Pairing Implementation with Pipeline Modular Multiplier |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ハードウェアセキュリティ / Hardware Security |
| キーワード(2)（和/英） | ペアリング暗号 / Pairing Encryption |
| キーワード(3)（和/英） | FPGA実装 / FPGA Implementation |
| キーワード(4)（和/英） | パイプライン実装 / Pipeline Implementation |
| キーワード(5)（和/英） | 圧縮自乗算 / Compressed Squaring |
| 第 1 著者 氏名（和/英） | 奥秋 陽太 / Yota Okuaki |
| 第 1 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 第 2 著者 氏名（和/英） | 坂本 純一 / Junichi Sakamoto |
| 第 2 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 第 3 著者 氏名（和/英） | 吉田 直樹 / Naoki Yoshida |
| 第 3 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 第 4 著者 氏名（和/英） | 藤本 大介 / Daisuke Fujimoto |
| 第 4 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 第 5 著者 氏名（和/英） | 松本 勉 / Tsutomu Matsumoto |
| 第 5 著者 所属（和/英） | 横浜国立大学(略称：横浜国大) Yokohama National University(略称：YNU) |
| 発表年月日 | 2018-10-29 |
| 資料番号 | HWS2018-50,ICD2018-42 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | HWS-272,ICD-273 |
| ページ範囲 | pp.19-24(HWS), pp.19-24(ICD), |
| ページ数 | 6 |
| 発行日 | 2018-10-22 (HWS, ICD) |