| 講演名 | 2018-08-07 FDSOIプロセスにおけるスタック構造を用いたNMOSおよびPMOSトランジスタのソフトエラー耐性の実測による比較 山田 晃大(京都工繊大), 古田 潤(京都工繊大), 小林 和淑(京都工繊大), |
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| 抄録(和) | 集積回路素子の微細化に伴いソフトエラーによる集積回路の信頼性低下が問題となっている．本研究では，65nm FDSOI (Fully Depleted Silicon Insulator) プロセスにおいてNMOSとPMOSトランジスタのソフトエラー耐性をTCADシミュレーションと実測により比較した．シミュレーション結果から，PMOSトランジスタに荷電粒子照射時のソフトエラー耐性がNMOSトランジスタ照射時に比べて高いことを示した．3種類のスタック構造を用いたラッチを65 nm thin BOX FDSOIプロセスでテストチップを試作し，中性子線，重イオンを照射することでソフトエラー率を算出し比較した．地上だけでなく宇宙空間においても約90%がNMOSトランジスタ起因でソフトエラーが起きることを明らかにした． |
| 抄録(英) | |
| キーワード(和) | ソフトエラー / FDSOI / スタック構造 / TCADシミュレーション / 中性子線 / 重イオン |
| キーワード(英) | |
| 資料番号 | SDM2018-28,ICD2018-15 |
| 発行日 | 2018-07-31 (SDM, ICD) |
| 研究会情報 | |
| 研究会 | SDM / ICD / ITE-IST |
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| 開催期間 | 2018/8/7(から3日開催) |
| 開催地（和） | 北海道大学大学院情報科学研究科 M棟M151 |
| 開催地（英） | Hokkaido Univ., Graduate School of IST M Bldg., M151 |
| テーマ（和） | アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧・低消費電力技術、新デバイス・回路とその応用 |
| テーマ（英） | Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low Voltage/Low Power Techniques, Novel Devices/Circuits, and the Applications |
| 委員長氏名（和） | 品田 高宏(東北大) / 日高 秀人(ルネサス エレクトロニクス) / 浜本 隆之(東京理科大) |
| 委員長氏名（英） | Takahiro Shinada(Tohoku Univ.) / Hideto Hidaka(Renesas) / Takayuki Hamamoto(Tokyo University of Science) |
| 副委員長氏名（和） | 平野 博茂(パナソニック・タワージャズ) / 永田 真(神戸大) / 大竹 浩(NHK) / 秋田 純一(金沢大) |
| 副委員長氏名（英） | Hiroshige Hirano(TowerJazz Panasonic) / Makoto Nagata(Kobe Univ.) / Hiroshi Ohtake(NHK) / Junichi Akita(Kanazawa Univ.) |
| 幹事氏名（和） | 池田 浩也(静岡大) / 諸岡 哲(東芝メモリー) / 橋本 隆(パナソニック) / 夏井 雅典(東北大) / 池辺 将之(北海道大) |
| 幹事氏名（英） | Hiroya Ikeda(Shizuoka Univ.) / Tetsu Morooka(TOSHIBA MEMORY) / Takashi Hashimoto(Panasonic) / Masanori Natsui(Tohoku Univ.) / Masayuki Ikebe(Hokkaido Univ.) |
| 幹事補佐氏名（和） | 森 貴洋(産総研) / 小林 伸彰(日大) / 伊藤 浩之(東工大) / 柘植 政利(ソシオネクスト) / 廣瀬 哲也(神戸大) |
| 幹事補佐氏名（英） | Takahiro Mori(AIST) / Nobuaki Kobayashi(Nihon Univ.) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Masatoshi Tsuge(Socionext) / Tetsuya Hirose(Kobe Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Silicon Device and Materials / Technical Committee on Integrated Circuits and Devices / Technical Group on Information Sensing Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | FDSOIプロセスにおけるスタック構造を用いたNMOSおよびPMOSトランジスタのソフトエラー耐性の実測による比較 |
| サブタイトル（和） | |
| タイトル（英） | Comparison of Sensitivity to Soft Errors of NMOS and PMOS Transistors by Using Three Types of Stacking Latches in an FDSOI process |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ソフトエラー |
| キーワード(2)（和/英） | FDSOI |
| キーワード(3)（和/英） | スタック構造 |
| キーワード(4)（和/英） | TCADシミュレーション |
| キーワード(5)（和/英） | 中性子線 |
| キーワード(6)（和/英） | 重イオン |
| 第 1 著者 氏名（和/英） | 山田 晃大 / Kodai Yamada |
| 第 1 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Insttitute of Technology(略称：KIT) |
| 第 2 著者 氏名（和/英） | 古田 潤 / Jun Furuta |
| 第 2 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Insttitute of Technology(略称：KIT) |
| 第 3 著者 氏名（和/英） | 小林 和淑 / Kazutoshi Kobayashi |
| 第 3 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Insttitute of Technology(略称：KIT) |
| 発表年月日 | 2018-08-07 |
| 資料番号 | SDM2018-28,ICD2018-15 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | SDM-172,ICD-173 |
| ページ範囲 | pp.15-20(SDM), pp.15-20(ICD), |
| ページ数 | 6 |
| 発行日 | 2018-07-31 (SDM, ICD) |