| 講演名 | 2018-07-30 10G Ethernet向けデータパス拡張を適用したRISC-Vプロセッサの提案と実装 矢内 洋祐(慶大), 松谷 健史(慶大), 空閑 洋平(慶大), 徳差 雄太(慶大), 村井 純(慶大), |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 本論文では，パケット処理を目的とした1024bit幅のデータパスを持ったプロセッサを提案する．Intel DPDKを代表とするソフトウェアパケット処理環境は，高クロックかつマルチコアCPUを利用し，10G・100G Ethernet環境での高速パケット処理を実現している．本提案機能拡張では，Ethernet PHYとのデータをやり取りする1024 bit幅のデータパスをCPUに接続することで，シングルコアかつ低クロックでの高速パケット処理の実現を目的とする．本論文では，FPGAを用いて32bit RISC-Vプロセッサと，本提案手法の拡張を実装した．評価では，ルーティングの一部処理を行いながら10G Ethernetのラインレートに対して99.1％のスループットでのパケット処理が可能なことを確認した． |
| 抄録(英) | In this paper, we propose a processor with 1024 bit wide data path for packet processing. A software packet processing environment typified by Intel DPDK realizes high-speed packet processing in a 10 G / 100 G Ethernet environment using a high clock and multi-core CPU. In this proposed function extension, we aim to realize high-speed packet processing with single core and low clock by connecting 1024 bit wide data path that exchanges data with Ethernet PHY to CPU. In this paper, we implemented 32bit RISC-V processor and extension of our proposed method using FPGA. In the evaluation, we confirmed that it is possible to process packets with throughput of 99.1% with respect to the line rate of 10 G Ethernet while processing part of routing. |
| キーワード(和) | RISC-V / プロセッサ / アーキテクチャ / パケット処理 / ネットワーク |
| キーワード(英) | RISC-V / Processor / Architecture / Packet processing / Network |
| 資料番号 | CPSY2018-15 |
| 発行日 | 2018-07-23 (CPSY) |
| 研究会情報 | |
| 研究会 | CPSY / DC / IPSJ-ARC |
|---|---|
| 開催期間 | 2018/7/30(から3日開催) |
| 開催地（和） | 熊本市国際交流会館 |
| 開催地（英） | Kumamoto City International Center |
| テーマ（和） | 並列／分散／協調システムとディペンダブルコンピューティングおよび一般 |
| テーマ（英） | Parallel, Distributed and Cooperative Processing Systems and Dependable Computing |
| 委員長氏名（和） | 中野 浩嗣(広島大) / 福本 聡(首都大東京) / 五島 正裕(NII) |
| 委員長氏名（英） | Koji Nakano(Hiroshima Univ.) / Satoshi Fukumoto(Tokyo Metropolitan Univ.) / Masahiro Goshima(NII) |
| 副委員長氏名（和） | 入江 英嗣(東大) / 三吉 貴史(富士通研) / 高橋 寛(愛媛大) |
| 副委員長氏名（英） | Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Hiroshi Takahashi(Ehime Univ.) |
| 幹事氏名（和） | 大川 猛(宇都宮大) / 高前田 伸也(北大) / 金子 晴彦(東工大) / 新井 雅之(日大) / 小野 貴継(九大) / 近藤 正章(東大) / 長谷川 揚平(東芝) / 塩谷 亮太(名大) |
| 幹事氏名（英） | Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) / Masayuki Arai(Nihon Univ.) / Takatsugu Ono(Kyushu Univ.) / Masaaki Kondo(Univ. of Tokyo) / Yohei Hasegawa(Toshiba) / Ryota Shioya(Nagoya Univ.) |
| 幹事補佐氏名（和） | 伊藤 靖朗(広島大) / 津邑 公暁(名工大) |
| 幹事補佐氏名（英） | Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Computer Systems / Technical Committee on Dependable Computing / Special Interest Group on System Architecture |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 10G Ethernet向けデータパス拡張を適用したRISC-Vプロセッサの提案と実装 |
| サブタイトル（和） | |
| タイトル（英） | Proposition and Implementation of RISC-V Processor with Data path extension for 10G Ethernet |
| サブタイトル（和） | |
| キーワード(1)（和/英） | RISC-V / RISC-V |
| キーワード(2)（和/英） | プロセッサ / Processor |
| キーワード(3)（和/英） | アーキテクチャ / Architecture |
| キーワード(4)（和/英） | パケット処理 / Packet processing |
| キーワード(5)（和/英） | ネットワーク / Network |
| 第 1 著者 氏名（和/英） | 矢内 洋祐 / Yosuke Yanai |
| 第 1 著者 所属（和/英） | 慶應義塾大学(略称：慶大) Keio University(略称：Keio Univ.) |
| 第 2 著者 氏名（和/英） | 松谷 健史 / Takeshi Matsuya |
| 第 2 著者 所属（和/英） | 慶應義塾大学(略称：慶大) Keio University(略称：Keio Univ.) |
| 第 3 著者 氏名（和/英） | 空閑 洋平 / Yohei Kuga |
| 第 3 著者 所属（和/英） | 慶應義塾大学(略称：慶大) Keio University(略称：Keio Univ.) |
| 第 4 著者 氏名（和/英） | 徳差 雄太 / Tokusashi Yuta |
| 第 4 著者 所属（和/英） | 慶應義塾大学(略称：慶大) Keio University(略称：Keio Univ.) |
| 第 5 著者 氏名（和/英） | 村井 純 / Jun Murai |
| 第 5 著者 所属（和/英） | 慶應義塾大学(略称：慶大) Keio University(略称：Keio Univ.) |
| 発表年月日 | 2018-07-30 |
| 資料番号 | CPSY2018-15 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | CPSY-165 |
| ページ範囲 | pp.33-38(CPSY), |
| ページ数 | 6 |
| 発行日 | 2018-07-23 (CPSY) |