| 講演名 | 2018-06-14 ストカスティック計算を用いたニューラルネットワークハードウェアのための省面積積和演算器 名倉 健太(京大), 廣本 正之(京大), 佐藤 高史(京大), |
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| 抄録(和) | 高精度かつ汎用的な機械学習手法であるニューラルネットワークが近年注目されているが，学習や推論に おける計算量が大きく，ハードウェアで実装する際の回路面積や消費電力が大きくなる課題がある．本稿では，ビット 列中の1の数により数値を表して演算を行うストカスティック計算（Stochastic computing，SC ）に着目し，ニュー ラルネットワーク中の主要な計算である積和演算を精度良く実行できる演算器を提案する．提案する演算器をニュー ラルネットワークに適用して評価した結果，提案する演算器は既存のSC による積和演算器とほぼ同程度の回路面積・ 消費電力であるが，認識精度を大幅に向上できることを示した． |
| 抄録(英) | Neural network, which is an accurate and general-purpose machine learning method, is attracting greater attention in recent years. Due to the heavy computational load required in both learning and inference, the circuit area and power consumption become large when the neural network is implemented on a hardware. To improve calculation efficiency, we propose to apply stochastic computing (SC) in which the numerical numbers are represented by the number of 1's in a bit sequence. In this paper, we propose a new multiply-accumulate circuit (MAC) using SC, which is a heavily repeated calculation in neural network algorithms. Through experiments, we show the proposed MAC circuit greatly improves the accuracy of the calculation compared with an existing MAC circuit using SC of equal circuit area and power. |
| キーワード(和) | ニューラルネットワーク / 積和演算器 / 画像認識 / ストカスティック計算 |
| キーワード(英) | neural network / multiply-accumulate circuit / image recognition / stochastic computing |
| 資料番号 | CAS2018-15,VLD2018-18,SIP2018-35,MSS2018-15 |
| 発行日 | 2018-06-07 (CAS, VLD, SIP, MSS) |
| 研究会情報 | |
| 研究会 | CAS / SIP / MSS / VLD |
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| 開催期間 | 2018/6/14(から2日開催) |
| 開催地（和） | 北海道大学フロンティア応用科学研究棟 |
| 開催地（英） | Hokkaido Univ. (Frontier Research in Applied Sciences Build.) |
| テーマ（和） | システムと信号処理および一般 |
| テーマ（英） | System and Signal Processing, etc |
| 委員長氏名（和） | 岡崎 秀晃(湘南工科大) / 村松 正吾(新潟大) / 名嘉村 盛和(琉球大) / 峯岸 孝行(三菱電機) |
| 委員長氏名（英） | Hideaki Okazaki(Shonan Inst. of Tech.) / Shogo Muramatsu(Niigata Univ.) / Morikazu Nakamura(Univ. of Ryukyus) / Noriyuki Minegishi(Mitsubishi Electric) |
| 副委員長氏名（和） | 山脇 大造(日立) / 相川 直幸(東京理科大) / 林 和則(阪市大) / 髙井 重昌(阪大) / 戸川 望(早大) |
| 副委員長氏名（英） | Taizo Yamawaki(Hitachi) / Naoyuki Aikawa(TUS) / Kazunori Hayashi(Osaka City Univ) / Shigemasa Takai(Osaka Univ.) / Nozomu Togawa(Waseda Univ.) |
| 幹事氏名（和） | 橘 俊宏(湘南工科大) / 中村 洋平(日立) / 渡邊 修(拓殖大) / 中本 昌由(広島大学) / 豊嶋 伊知郎(東芝エネルギーシステムズ) / 金澤 尚史(阪大) / 新田 高庸(NTT) / 小平 行秀(会津大) |
| 幹事氏名（英） | Toshihiro Tachibana(Shonan Inst. of Tech.) / Yohei Nakamura(Hitachi) / Osamu Watanabe(Takushoku Univ.) / Masayoshi Nakamoto(Hiroshima Univ.) / Ichiro Toyoshima(Toshiba) / Takahumi Kanazawa(Osaka Univ.) / Koyo Nitta(NTT) / Yukihide Odaira(Aizu Univ.) |
| 幹事補佐氏名（和） | 山口 基(ルネサスエレクトロニクス) / / 金城 秀樹(沖縄大) |
| 幹事補佐氏名（英） | Motoi Yamaguchi(Renesas Electronics) / / Hideki Kinjo(Okinawa Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Circuits and Systems / Technical Committee on Signal Processing / Technical Committee on Mathematical Systems Science and its applications / Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | ストカスティック計算を用いたニューラルネットワークハードウェアのための省面積積和演算器 |
| サブタイトル（和） | |
| タイトル（英） | Area Efficient Multiply-Accumulate Circuit Using Stochastic Computing for Neural Network Hardware |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ニューラルネットワーク / neural network |
| キーワード(2)（和/英） | 積和演算器 / multiply-accumulate circuit |
| キーワード(3)（和/英） | 画像認識 / image recognition |
| キーワード(4)（和/英） | ストカスティック計算 / stochastic computing |
| 第 1 著者 氏名（和/英） | 名倉 健太 / Kenta Nagura |
| 第 1 著者 所属（和/英） | 京都大学(略称：京大) Kyoto University(略称：Kyoto Univ) |
| 第 2 著者 氏名（和/英） | 廣本 正之 / Masayuki Hiromoto |
| 第 2 著者 所属（和/英） | 京都大学(略称：京大) Kyoto University(略称：Kyoto Univ) |
| 第 3 著者 氏名（和/英） | 佐藤 高史 / Takashi Sato |
| 第 3 著者 所属（和/英） | 京都大学(略称：京大) Kyoto University(略称：Kyoto Univ) |
| 発表年月日 | 2018-06-14 |
| 資料番号 | CAS2018-15,VLD2018-18,SIP2018-35,MSS2018-15 |
| 巻番号（vol） | vol.118 |
| 号番号（no） | CAS-82,VLD-83,SIP-84,MSS-85 |
| ページ範囲 | pp.81-86(CAS), pp.81-86(VLD), pp.81-86(SIP), pp.81-86(MSS), |
| ページ数 | 6 |
| 発行日 | 2018-06-07 (CAS, VLD, SIP, MSS) |