講演名 2018-05-24
高位合成で実装したハードウェア・ソフトウェアの動的再構成による障害発生時の処理継続技術
酒田 輝昭(日立), 広津 鉄平(日立),
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 高信頼が要求されるシステムの一部で障害が発生しても必要動作を継続するアーキテクチャを開発した。本研究ではプラグマを含む共通の動作記述から高位合成でハードウェアとソフトウェアをFPGAとロックステップCPUに割り当てた。FPGA故障発生時にはロックステップCPUをマルチコアへ再構成してリソースを解放し,FPGA処理をCPUで縮退処理して継続する。SoC型FPGA搭載ボードを用いカウンタ機能の動作記述で試作した結果,FPGAビットストリームサイズが25.2MB,CPUバイナリサイズが1.3KBとなった。このカウンタ機能がFPGAとCPU間で縮退動作することを確認し,FPGAでの通常動作からCPUを再構成し縮退動作の開始までの時間は約1.13ms,縮退動作からFPGAを再構成し通常動作へ復帰までの時間は約120msとなった。
抄録(英) We developed the architecture to execute a fallback operation when a failure occurred. In this research, we designed FPGA hardware and CPU software by high level synthesis from the common behavioral description including pragmas. In case of FPGA failure, the CPU continues fallback process by release resources and the reconfiguration from lock-step to multi-core. We made a prototype of this system with a counter function on SoC-FPGA board. The designed FPGA bitstream size of the function was 25.2MB and the CPU binary size was 1.3KB. The transition time from the normal to the fallback operation was about 1.13ms, and the recovery time from the fallback to the normal operation with reconfiguring FPGA was about 120ms.
キーワード(和) 高位合成 / FPGA / CPU / 動的再構成 / フォールバック
キーワード(英) High Level Synthesis / FPGA / CPU / Dynamic Reconfiguration / Fallback
資料番号 RECONF2018-3
発行日 2018-05-17 (RECONF)

研究会情報
研究会 RECONF
開催期間 2018/5/24(から2日開催)
開催地(和) ゲートシティ大崎 B1ルームD
開催地(英) GATE CITY OHSAKI
テーマ(和) ディープラーニングおよびリコンフィギャラブルシステム,一般
テーマ(英) Deep Learning, Reconfigurable Systems, etc.
委員長氏名(和) 本村 真人(北大)
委員長氏名(英) Masato Motomura(Hokkaido Univ.)
副委員長氏名(和) 柴田 裕一郎(長崎大) / 佐野 健太郎(東北大)
副委員長氏名(英) Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(Tohoku Univ.)
幹事氏名(和) 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン)
幹事氏名(英) Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan)
幹事補佐氏名(和) 小林 悠記(NEC) / 中原 啓貴(東工大)
幹事補佐氏名(英) Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.)

講演論文情報詳細
申込み研究会 Technical Committee on Reconfigurable Systems
本文の言語 JPN
タイトル(和) 高位合成で実装したハードウェア・ソフトウェアの動的再構成による障害発生時の処理継続技術
サブタイトル(和)
タイトル(英) Prototyping of Dynamic Reconfiguration System to Execute Fallback Function Designed by High Level Synthesis
サブタイトル(和)
キーワード(1)(和/英) 高位合成 / High Level Synthesis
キーワード(2)(和/英) FPGA / FPGA
キーワード(3)(和/英) CPU / CPU
キーワード(4)(和/英) 動的再構成 / Dynamic Reconfiguration
キーワード(5)(和/英) フォールバック / Fallback
第 1 著者 氏名(和/英) 酒田 輝昭 / Teruaki Sakata
第 1 著者 所属(和/英) 株式会社日立製作所(略称:日立)
Hitachi, Ltd.(略称:Hitachi)
第 2 著者 氏名(和/英) 広津 鉄平 / Teppei Hirotsu
第 2 著者 所属(和/英) 株式会社日立製作所(略称:日立)
Hitachi, Ltd.(略称:Hitachi)
発表年月日 2018-05-24
資料番号 RECONF2018-3
巻番号(vol) vol.118
号番号(no) RECONF-63
ページ範囲 pp.13-18(RECONF),
ページ数 6
発行日 2018-05-17 (RECONF)