| 講演名 | 2018-03-01 一般同期回路における遅延挿入に対するグラフ縮小技法の評価 新井 祐樹(中大), 築山 修治(中大), |
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| 抄録(和) | 一般同期回路では，最小遅延を持つ経路上に適切な遅延を挿入することにより，クロックの動作周期をクリティカル遅延より小さくすることができる．昨今では，製造した回路の遅延がばらつくことを想定しておかねばならないため，統計的な遅延挿入手法を構築するには，統計演算が単純であるような技法が必要となる．本文では，グラフ削減技法を用いた遅延挿入手法を評価する．この技法は，統計静的遅延解析手法と同様，加算と最大値演算しか用いていない． |
| 抄録(英) | In general-synchronous framework, the clock signal is distributed to each register in optimal individual timing, so that the clock period can be less than the critical delay of a combinatorial circuit. In order to achieve the minimum clock period, we must increase the shortest delay of a combinatorial circuit optimally. This technique is called delay insertion and several papers have been published. However, due to the process variability, delay values may vary chip-by-chip, and hence we must consider delay insertion in a sort of statistical manner. In such a statistical design approach, if delay insertion techniques are complicated, it may be hard to devise a statistical delay insertion algorithm. Therefore, in this paper, we propose a simple heuristic method for delay insertion and evaluate its performance. This method repeats a graph reduction technique, and operations used in the technique are addition and maximum only, similar to statistical static timing analysis. |
| キーワード(和) | グラフ縮小技法 / 最小クロック周期 / 遅延挿入 / 一般同期回路 / 性能評価 |
| キーワード(英) | graph reduction technique / minimum clock period / delay insertion / general-synchronous circuit / performance evaluation |
| 資料番号 | VLD2017-110 |
| 発行日 | 2018-02-21 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
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| 開催期間 | 2018/2/28(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 越智 裕之(立命館大) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) |
| 幹事氏名（英） | Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
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| 本文の言語 | JPN |
| タイトル（和） | 一般同期回路における遅延挿入に対するグラフ縮小技法の評価 |
| サブタイトル（和） | |
| タイトル（英） | An Evaluation of Graph Reduction Technique for Delay Insertion of General-Synchronous Circuit |
| サブタイトル（和） | |
| キーワード(1)（和/英） | グラフ縮小技法 / graph reduction technique |
| キーワード(2)（和/英） | 最小クロック周期 / minimum clock period |
| キーワード(3)（和/英） | 遅延挿入 / delay insertion |
| キーワード(4)（和/英） | 一般同期回路 / general-synchronous circuit |
| キーワード(5)（和/英） | 性能評価 / performance evaluation |
| 第 1 著者 氏名（和/英） | 新井 祐樹 / Yuki Arai |
| 第 1 著者 所属（和/英） | 中央大学(略称：中大) Chuo University(略称：Chuo Univ.) |
| 第 2 著者 氏名（和/英） | 築山 修治 / Shuji Tsukiyama |
| 第 2 著者 所属（和/英） | 中央大学(略称：中大) Chuo University(略称：Chuo Univ.) |
| 発表年月日 | 2018-03-01 |
| 資料番号 | VLD2017-110 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-455 |
| ページ範囲 | pp.127-132(VLD), |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |