| 講演名 | 2018-02-28 高位合成における多重ループに対するパイプライン処理時のサイクル数オーバーヘッド削減を行うループ平坦化ツールの開発 石川 大輔(東京都市大), 瀬戸 謙修(東京都市大), |
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| 抄録(和) | 高位合成を用いてハードウェア設計を行う際の、多重ループに対するループ平坦化ツールの開発について提案する。多重forループを含んだ例題に対して最内ループのパイプライン処理を施した場合、サイクル数オーバーヘッドが発生する。ループ平坦化はこのオーバーヘッドを削減する方法の一つである。既存のループ平坦化手法は、様々な例題に対して最適なものを選択して人手で適用する必要があった。この問題を解決するために、ループ平坦化の自動化フローの提案を行う。本論文で、各ループ平坦化手法の例題パターンによる性能変化の条件が判明した。また、判明した各ループ平坦化手法の例題パターンによる性能変化の条件を利用して、常に最適な手法でループ平坦化を自動で選択し行うことが可能となった。 |
| 抄録(英) | We develop a loop flattening tool for designing hardware with high level synthesis. When loop pipelining is applied to nested for-loops, the overhead in the number of execution cycles occurs. Loop flattening is one of the ways to reduce this overhead. At least three loop flattening method exists, so it is necessary to manually select the optimal one for a given nested loop. In order to facilitate this selection, we propose an automatic flow of loop flattening. In this paper, we experimentally evaluate the three loop flattening method and derive the criteria to select the best loop flattening method from the three for a given loop nest. |
| キーワード(和) | 高位合成 / ループ平坦化 / LLVM |
| キーワード(英) | High-Level Synthesis / Loop Flattening / LLVM |
| 資料番号 | VLD2017-97 |
| 発行日 | 2018-02-21 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
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| 開催期間 | 2018/2/28(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 越智 裕之(立命館大) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) |
| 幹事氏名（英） | Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
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| 本文の言語 | JPN |
| タイトル（和） | 高位合成における多重ループに対するパイプライン処理時のサイクル数オーバーヘッド削減を行うループ平坦化ツールの開発 |
| サブタイトル（和） | |
| タイトル（英） | Development of Loop Flattening Tool that Reduces Cycle Overhead in Loop Pipelining of Nested Loops in High Level Synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(2)（和/英） | ループ平坦化 / Loop Flattening |
| キーワード(3)（和/英） | LLVM / LLVM |
| 第 1 著者 氏名（和/英） | 石川 大輔 / Daisuke Ishikawa |
| 第 1 著者 所属（和/英） | 東京都市大学(略称：東京都市大) Tokyo City University(略称：TCU) |
| 第 2 著者 氏名（和/英） | 瀬戸 謙修 / Kenshu Seto |
| 第 2 著者 所属（和/英） | 東京都市大学(略称：東京都市大) Tokyo City University(略称：TCU) |
| 発表年月日 | 2018-02-28 |
| 資料番号 | VLD2017-97 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-455 |
| ページ範囲 | pp.49-54(VLD), |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |