| 講演名 | 2018-02-28 65 nm FDSOIプロセスのトランジスタモデルの違いによるフリップフロップのソフトエラー耐性の実測と評価 榎原 光則(京都工繊大), 丸岡 晴喜(京都工繊大), 山田 晃大(京都工繊大), 古田 潤(京都工繊大), 小林 和淑(京都工繊大), |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | ムーアの法則に従い, 集積回路 (LSI)が微細化することで, PCやスマートフォンといった高性能な製品を作れるようになり, 用途の異なったトランジスタの性能が要求されるようになった. しかし, 微細化が進むにつれ, ソフトエラーによる信頼性の低下が問題視されている. ソフトエラーとは一過性のエラーであり再起動することで回復可能であるが, 人命に関わる機器では深刻な問題となっているため, ソフトエラーの研究は重要である. 今までも注目されていたが, 特に近年, Internet of Things (IoT)社会においてリーク電流が問題視されている. 本研究では, 65 nm FDSOIプロセスの低しきい値低消費電力(LP: Low Power)モデルのチップと高しきい値低スタンバイ電力 (LSTP: Low StandbyPower)モデルのチップをArとKrの2種類の重イオンを用いてソフトエラー耐性の比較を行った. その結果, LPモデルに比べ, LSTPモデルのチップのほうがソフトエラー耐性が約2倍高いことが判明した. |
| 抄録(英) | Moore's Law has been miniaturizing integrated circuits, whichcan make a lot of high performance devices such as PCs and mobilephones. However, reliability issues have become a significant concern dueto a soft error caused by radiation. The device can recover from thesoft error by restarting because the soft error is atransient error. However, it is a serious problem especiallyfor several devices related to human life. Thus, the research of the soft erroris very important. Leakage current is one of problems in the Internet of Things (IoT) society in recent years. We evaluated a soft error tolerance of twodifference chips with low-power (LP) and low-standby-power (LSTP) transistors respectively. In 65 nm FDSOI process using Ar andKr ions. The measurement results show that the chip with LSTP transistors is 2X stronger against soft errors thanthat with LP transistors. |
| キーワード(和) | ソフトエラー / フリップフロップ / FDSOI / 重イオン / しきい値 |
| キーワード(英) | soft error / flip-flop / FDSOI / heavy ion / threshold voltage |
| 資料番号 | VLD2017-104 |
| 発行日 | 2018-02-21 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
|---|---|
| 開催期間 | 2018/2/28(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 越智 裕之(立命館大) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) |
| 幹事氏名（英） | Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 65 nm FDSOIプロセスのトランジスタモデルの違いによるフリップフロップのソフトエラー耐性の実測と評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Soft Error Tolerance on Flip-Flop depending on 65 nm FDSOI Transistor Threshold-Voltage |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ソフトエラー / soft error |
| キーワード(2)（和/英） | フリップフロップ / flip-flop |
| キーワード(3)（和/英） | FDSOI / FDSOI |
| キーワード(4)（和/英） | 重イオン / heavy ion |
| キーワード(5)（和/英） | しきい値 / threshold voltage |
| 第 1 著者 氏名（和/英） | 榎原 光則 / Mitsunori Ebara |
| 第 1 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology(略称：KIT) |
| 第 2 著者 氏名（和/英） | 丸岡 晴喜 / Haruki Maruoka |
| 第 2 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology(略称：KIT) |
| 第 3 著者 氏名（和/英） | 山田 晃大 / Kodai Yamada |
| 第 3 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology(略称：KIT) |
| 第 4 著者 氏名（和/英） | 古田 潤 / Jun Furuta |
| 第 4 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology(略称：KIT) |
| 第 5 著者 氏名（和/英） | 小林 和淑 / Kazutoshi Kobayashi |
| 第 5 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology(略称：KIT) |
| 発表年月日 | 2018-02-28 |
| 資料番号 | VLD2017-104 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-455 |
| ページ範囲 | pp.91-96(VLD), |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |