| 講演名 | 2018-02-28 FDSOIに適したスタック構造におけるソフトエラー対策手法の提案・評価と微細化による影響の評価 丸岡 晴喜(京都工繊大), 山田 晃大(京都工繊大), 榎原 光則(京都工繊大), 古田 潤(京都工繊大), 小林 和淑(京都工繊大), |
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| 抄録(和) | トランジスタサイズの微細化に伴い、ソフトエラーにより集積回路の信頼性が低下している。本稿では65 nm FDSOI プロセスにおいてソフトエラー対策技術であるスタック構造の耐性をTCAD シミュレーションにより評価する。その結果からスタック構造のトランジスタ間距離を広げることを提案する。トランジスタ間距離の異なる3 種のスタック構造を65 nm FDSOI プロセスで試作し、重イオン照射によりソフトエラー耐性の向上率を評価する。その結果、トランジスタ間距離を250 nm から350 nm に広げると、Kr 粒子を垂直照射した場合エラーが発生しなかった。加えて、28 nm FDSOI プロセスにおいてもテストチップを試作し、スタック構造における微細化の影響を重イオン照射によって検証した。その結果、28 nm FDSOI プロセスのスタック構造ではエラーが発生せず、スタック構造は微細化に適したソフトエラー対策と言えることが判明した。 |
| 抄録(英) | The continuous downscaling of transistors has resulted in an increase of reliability issues for semiconductor chips. In this paper, we propose a radiation-hardened technique for stacked transistors. We evaluate their radiation hardness by TCAD simulations. Widening the distance between stacked transistors increase their radiation hardness from TCAD simulations. We fabricate three latches which have different distance between stacked transistors in 65 nm FDSOI process. Experimental results reveal that there is no error in stacked transistors widened the distance from 250 nm to 350 nm. We also evaluate the effect of downscaling on stacked transistors to compare with their radiation hardness in 28 nm and 65 nm FDSOI processes. The experimental results prove that stacked transistors are effective radiation-hardened technique for downscaled processes. |
| キーワード(和) | ソフトエラー / フリップフロップ / FDSOI / 重イオン / TCADシミュレーション |
| キーワード(英) | soft error / flip-flop / FDSOI / heavy ion / TCAD simulation |
| 資料番号 | VLD2017-103 |
| 発行日 | 2018-02-21 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
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| 開催期間 | 2018/2/28(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 越智 裕之(立命館大) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) |
| 幹事氏名（英） | Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
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| 本文の言語 | JPN |
| タイトル（和） | FDSOIに適したスタック構造におけるソフトエラー対策手法の提案・評価と微細化による影響の評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of a Radiation-Hardened Method and Soft Error Resilience on Stacked Transistors in 28/65 nm FDSOI Processes |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ソフトエラー / soft error |
| キーワード(2)（和/英） | フリップフロップ / flip-flop |
| キーワード(3)（和/英） | FDSOI / FDSOI |
| キーワード(4)（和/英） | 重イオン / heavy ion |
| キーワード(5)（和/英） | TCADシミュレーション / TCAD simulation |
| 第 1 著者 氏名（和/英） | 丸岡 晴喜 / Haruki Maruoka |
| 第 1 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology University(略称：KIT) |
| 第 2 著者 氏名（和/英） | 山田 晃大 / Kodai Yamada |
| 第 2 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology University(略称：KIT) |
| 第 3 著者 氏名（和/英） | 榎原 光則 / Mitsunori Ebara |
| 第 3 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology University(略称：KIT) |
| 第 4 著者 氏名（和/英） | 古田 潤 / Jun Furuta |
| 第 4 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology University(略称：KIT) |
| 第 5 著者 氏名（和/英） | 小林 和淑 / Kazutoshi Kobayashi |
| 第 5 著者 所属（和/英） | 京都工芸繊維大学(略称：京都工繊大) Kyoto Institute of Technology University(略称：KIT) |
| 発表年月日 | 2018-02-28 |
| 資料番号 | VLD2017-103 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-455 |
| ページ範囲 | pp.85-90(VLD), |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |