| 講演名 | 2018-03-01 製造後遅延調整における面積と消費電力の削減ためのクラスタリング手法 室井 孝太(会津大), 小平 行秀(会津大), |
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| 抄録(和) | LSI設計では，回路の増大，設計プロセスの微細化，性能の高速化により，製造時の配線とゲートに対する遅延のばらつきによるタイミング違反が，チップの歩留まり低下の要因となっている．そこで近年，製造前にProgrammable Delay Element (PDE)と呼ばれる遅延調整素子をクロック木に挿入し，製造後にタイミング違反を解消するようにPDEの遅延を調整し，チップの歩留まりを改善する製造後遅延調整手法が検討されている．既存手法では，PDEをバッファチェインとNANDにより構成し，各レジスタに対して１つのPDEをクロック木に挿入するが，そのことにより，従来のクロック同期回路と比べて回路面積と消費電力が大幅に増加する．そこで本稿では，回路面積を削減するためのPDE構造を提案する．さらに，既存手法と同程度の歩留まり改善を達成しつつ，消費電力と回路面積を削減するために，複数のレジスタに対して１つのPDEを挿入するクラスタリング手法を提案する． |
| 抄録(英) | Due to progressing process technology, yield of chips is reduced by timing violation caused by delay variation of gates and wires in fabrication. Recently, post-silicon delay tuning, which inserts programmable delay elements (PDEs) into clock tree before the fabrication and sets the delays of the PDEs to recover the timing violation after the fabrication, is promising to improve the yield. In an existing method, since the PDE is constructed by a buffer chain and a demultiplexer and it is inserted for each register, power consumption and circuit area are increased drastically in comparison with conventional clock synchronous circuits. In this paper, a PDE structure is proposed to reduce the circuit area. Moreover, a clustering method, in which some PDEs are merged into a PDE and a PDE is inserted for multiple registers, is proposed to reduce the power consumption and the circuit area. |
| キーワード(和) | 製造後遅延調整 / 歩留まり改善 / 電力削減 / Programmable Delay Element (PDE) |
| キーワード(英) | Post-silicon delay tuning / yield improvement / power reduction / programmable delay element (PDE) |
| 資料番号 | VLD2017-107 |
| 発行日 | 2018-02-21 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
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| 開催期間 | 2018/2/28(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 越智 裕之(立命館大) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) |
| 幹事氏名（英） | Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
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| 本文の言語 | JPN |
| タイトル（和） | 製造後遅延調整における面積と消費電力の削減ためのクラスタリング手法 |
| サブタイトル（和） | |
| タイトル（英） | Clustering for Reduction of Power Consumption and Area on Post-Silicon Delay Tuning |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 製造後遅延調整 / Post-silicon delay tuning |
| キーワード(2)（和/英） | 歩留まり改善 / yield improvement |
| キーワード(3)（和/英） | 電力削減 / power reduction |
| キーワード(4)（和/英） | Programmable Delay Element (PDE) / programmable delay element (PDE) |
| 第 1 著者 氏名（和/英） | 室井 孝太 / Kota Muroi |
| 第 1 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 第 2 著者 氏名（和/英） | 小平 行秀 / Yukihide Kohira |
| 第 2 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 発表年月日 | 2018-03-01 |
| 資料番号 | VLD2017-107 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-455 |
| ページ範囲 | pp.109-114(VLD), |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |