| 講演名 | 2018-02-20 TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減 平井 智士(徳島大), 四柳 浩之(徳島大), 橋爪 正樹(徳島大), |
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| 抄録(和) | 3次元積層ICにおけるダイ間配線の新しい実装方法として，TSV(Through-Silicon-Via)が注目されている．しかし，製造工程中におけるボイドやピンホールなどのTSVの故障により，故障TSVでは遅延故障が発生する可能性がある．そこで，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を用いたTSVのテスト容易化設計について研究が行われている．過去に，遅延付加部のリオーダにより付加遅延量のばらつきを低減するTDCBSの設計手法を提案した．しかし，この手法では遅延付加部のループを形成する配線が，他の配線よりも長くなってしまう問題がある．本論文では，ループを考慮した遅延付加部のリオーダによってループ部分の配線長を低減する設計手法を提案する． |
| 抄録(英) | TSV attracts attention as a new implementation method of interconnects between dies in 3DICs. However, faulty TSVs may cause small delay faults because of defects in TSVs such as voids and pinholes during the manufacturing process. We have been proposed a DFT(Design-For-Testability) method for TSVs using a boundary scan circuit with embedded TDC(TDCBS). We proposed the design method for reducing variation of additional delay by reordering delay elements. However, in this method, the wire for forming a loop becomes long compared with other wires. In this paper, we present the design method for reducing the wire length of the feedback wire by reordering delay elements under consideration of a loop. |
| キーワード(和) | 微小遅延故障 / TSV / TDC / バウンダリスキャン / テスト容易化設計 |
| キーワード(英) | small delay fault / TSV / TDC / boundary scan / Design-For-Testability |
| 資料番号 | DC2017-79 |
| 発行日 | 2018-02-13 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2018/2/20(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 委員長氏名（和） | 井上 美智子(奈良先端大) |
| 委員長氏名（英） | Michiko Inoue(NAIST) |
| 副委員長氏名（和） | 福本 聡(首都大東京) |
| 副委員長氏名（英） | Satoshi Fukumoto(Tokyo Metropolitan Univ.) |
| 幹事氏名（和） | 吉村 正義(京都産大) / 金子 晴彦(東工大) |
| 幹事氏名（英） | Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) |
| 幹事補佐氏名（和） | 新井 雅之(日大) |
| 幹事補佐氏名（英） | Masayuki Arai(Nihon Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減 |
| サブタイトル（和） | |
| タイトル（英） | Reduction of Wire Length by Reordering Delay Elements in Boundary Scan Circuit with Embedded TDC |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 微小遅延故障 / small delay fault |
| キーワード(2)（和/英） | TSV / TSV |
| キーワード(3)（和/英） | TDC / TDC |
| キーワード(4)（和/英） | バウンダリスキャン / boundary scan |
| キーワード(5)（和/英） | テスト容易化設計 / Design-For-Testability |
| 第 1 著者 氏名（和/英） | 平井 智士 / Satoshi Hirai |
| 第 1 著者 所属（和/英） | 徳島大学(略称：徳島大) Tokushima University(略称：Tokushima Univ.) |
| 第 2 著者 氏名（和/英） | 四柳 浩之 / Hiroyuki Yotsuyanagi |
| 第 2 著者 所属（和/英） | 徳島大学(略称：徳島大) Tokushima University(略称：Tokushima Univ.) |
| 第 3 著者 氏名（和/英） | 橋爪 正樹 / Masaki Hashizume |
| 第 3 著者 所属（和/英） | 徳島大学(略称：徳島大) Tokushima University(略称：Tokushima Univ.) |
| 発表年月日 | 2018-02-20 |
| 資料番号 | DC2017-79 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | DC-444 |
| ページ範囲 | pp.13-18(DC), |
| ページ数 | 6 |
| 発行日 | 2018-02-13 (DC) |