| 講演名 | 2018-02-20 メモリベース再構成デバイスMRLDにおけるブリッジ接続故障のテスト方法 王 森レイ(愛媛大), 小川 達也(愛媛大), 樋上 喜信(愛媛大), 高橋 寛(愛媛大), 佐藤 正幸(TRL), 勝 満徳(TRL), 関口 象一(太陽誘電), |
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| 抄録(和) | MRLD とは、メモリ機能も備える新しい再構成可能論理デバイスである。MRLD の基本要素となるMLUT（Multiple Look Up Table）は、複数の汎用メモリセルで構成され，隣接MLUT のアドレス線(A)とデータ線(D)をペーアで相互接続する構造となっている。本稿では、MRLD の高信頼化と歩留まり向上を目的とし，MLUT の配置配線を考慮したMLUT 間のAD 接続配線におけるブリッジ接続故障をテストする方法を提案する。また、論理シミュレーションによる提案法の有効性を確認した。 |
| 抄録(英) | MRLD is a promising alternative to FPGA with the benefits of low production cost, low power and small delay. In order to improve the yield and reliability of MRLD, in [6] we have developed the test approaches for detecting the interconnect faults including the stuck-at and bridge faults of MRLD. However, the test method for bridge faults of MRLD presented in [6] did not consider possible bridges between any interconnects in MRLD. Therefore, in this paper, we improve the test method of [6] for detecting the bridge faults between any interconnects that takes the Place-and-Route into account. The experimental results confirmed the effectiveness of the proposed test method. |
| キーワード(和) | 再構成論理 / MRLD / 信頼性 / 接続テスト |
| キーワード(英) | Reconfigurable Device / MRLD / FPGA / Reliability / Interconnect defects / Testing |
| 資料番号 | DC2017-87 |
| 発行日 | 2018-02-13 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2018/2/20(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 委員長氏名（和） | 井上 美智子(奈良先端大) |
| 委員長氏名（英） | Michiko Inoue(NAIST) |
| 副委員長氏名（和） | 福本 聡(首都大東京) |
| 副委員長氏名（英） | Satoshi Fukumoto(Tokyo Metropolitan Univ.) |
| 幹事氏名（和） | 吉村 正義(京都産大) / 金子 晴彦(東工大) |
| 幹事氏名（英） | Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) |
| 幹事補佐氏名（和） | 新井 雅之(日大) |
| 幹事補佐氏名（英） | Masayuki Arai(Nihon Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | ENG-JTITLE |
| タイトル（和） | メモリベース再構成デバイスMRLDにおけるブリッジ接続故障のテスト方法 |
| サブタイトル（和） | |
| タイトル（英） | Testing the Bridge Interconnect Fault for Memory based Reconfigurable Logic Device (MRLD) |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 再構成論理 / Reconfigurable Device |
| キーワード(2)（和/英） | MRLD / MRLD |
| キーワード(3)（和/英） | 信頼性 / FPGA |
| キーワード(4)（和/英） | 接続テスト / Reliability |
| キーワード(5)（和/英） | / Interconnect defects |
| キーワード(6)（和/英） | / Testing |
| 第 1 著者 氏名（和/英） | 王 森レイ / Senling Wang |
| 第 1 著者 所属（和/英） | 愛媛大学(略称：愛媛大) Ehime University(略称：Ehime Univ.) |
| 第 2 著者 氏名（和/英） | 小川 達也 / Tatsuya Ogawa |
| 第 2 著者 所属（和/英） | 愛媛大学(略称：愛媛大) Ehime University(略称：Ehime Univ.) |
| 第 3 著者 氏名（和/英） | 樋上 喜信 / Yoshinobu Higami |
| 第 3 著者 所属（和/英） | 愛媛大学(略称：愛媛大) Ehime University(略称：Ehime Univ.) |
| 第 4 著者 氏名（和/英） | 高橋 寛 / Hiroshi Takahashi |
| 第 4 著者 所属（和/英） | 愛媛大学(略称：愛媛大) Ehime University(略称：Ehime Univ.) |
| 第 5 著者 氏名（和/英） | 佐藤 正幸 / Masayuki Sato |
| 第 5 著者 所属（和/英） | 株式会社TRL(略称：TRL) TRL Corp.(略称：TRL) |
| 第 6 著者 氏名（和/英） | 勝 満徳 / Mitsunori Katsu |
| 第 6 著者 所属（和/英） | 株式会社TRL(略称：TRL) TRL Corp.(略称：TRL) |
| 第 7 著者 氏名（和/英） | 関口 象一 / Shoichi Sekiguchi |
| 第 7 著者 所属（和/英） | 太陽誘電(略称：太陽誘電) TAIYOYUDEN(略称：TAIYOYUDEN) |
| 発表年月日 | 2018-02-20 |
| 資料番号 | DC2017-87 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | DC-444 |
| ページ範囲 | pp.61-66(DC), |
| ページ数 | 6 |
| 発行日 | 2018-02-13 (DC) |