| 講演名 | 2018-02-28 ソース・コンパイラを用いた配線混雑改善の高位設計フロー 立岡 真人(北陸先端大), 金子 峰雄(北陸先端大), |
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| 抄録(和) | 高位合成を用いる場合、最適化されたRTLを得るには入力コードの最適化が必要である。Cプログラ ム作成時に配線混雑を考慮するには物理情報が不足しているため配線混雑を考慮した高位合成入力モデル作成は困 難である。従来手法では高位合成出力 RTL を物理論理合成により配線混雑箇所を検出し、その情報から高位合成入 力モデルを修正することにより改善している。RTL から検出と高位合成入力モデル修正の作業のイタレーションが 発生する。本稿ではソース・コンパイラを用いて高位合成入力モデル上で配線混雑部の検出を行い、コード最適化 を行う高位設計フローを提案する。 |
| 抄録(英) | When we use a high level synthesis (HLS) tool, the optimization of input code is necessary for obtaining an optimized RTL. Especially routing congestion is difficult to resolve due to the lack of physical information in HLS phase. In conventional congestion aware high level design flows, routing congestion problems cannot be recognized before physically logic synthesis phase. When a routing congestion is found, it is necessary to modify the HLS input model written in SystemC or C/C++ in order to improve the RTL, and the repetition of improvement and correction of the HLS input model may degrade design productivity. In this paper, we propose a high-level design flow that performs code optimization by detecting the congested part on the high-level synthesis input model using the source code compiler. |
| キーワード(和) | 配線混雑 / SystemC / ソース・コンパイラ / 高位合成 / RTL |
| キーワード(英) | routing congestion / SystemC / Source Compiler / high level synthesis / RTL |
| 資料番号 | VLD2017-96 |
| 発行日 | 2018-02-21 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / HWS |
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| 開催期間 | 2018/2/28(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 越智 裕之(立命館大) |
| 委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) |
| 幹事氏名（英） | Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Hardware Security |
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| 本文の言語 | JPN |
| タイトル（和） | ソース・コンパイラを用いた配線混雑改善の高位設計フロー |
| サブタイトル（和） | |
| タイトル（英） | Congestion Aware High Level Synthesis Design Flow with Source Compiler |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 配線混雑 / routing congestion |
| キーワード(2)（和/英） | SystemC / SystemC |
| キーワード(3)（和/英） | ソース・コンパイラ / Source Compiler |
| キーワード(4)（和/英） | 高位合成 / high level synthesis |
| キーワード(5)（和/英） | RTL / RTL |
| 第 1 著者 氏名（和/英） | 立岡 真人 / Masato Tatsuoka |
| 第 1 著者 所属（和/英） | 北陸先端科学技術大学院大学(略称：北陸先端大) Japan Advanced Institute of Science and Technology(略称：JAIST) |
| 第 2 著者 氏名（和/英） | 金子 峰雄 / Mineo Kaneko |
| 第 2 著者 所属（和/英） | 北陸先端科学技術大学院大学(略称：北陸先端大) Japan Advanced Institute of Science and Technology(略称：JAIST) |
| 発表年月日 | 2018-02-28 |
| 資料番号 | VLD2017-96 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-455 |
| ページ範囲 | pp.43-48(VLD), |
| ページ数 | 6 |
| 発行日 | 2018-02-21 (VLD) |