| 講演名 | 2018-02-20 kサイクルテストに基づく有限状態機械のテスト生成法 木下 湧矢(日大), 細川 利典(日大), 藤原 秀雄(阪学院大), |
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| 抄録(和) | 半導体集積技術の発達に伴い，VLSIの大規模化，複雑化が急速に進んでいる．これに伴い，効率の良い順序回路のテスト生成技術が求められている．通常の時間展開モデルを用いたテスト生成は回路構造にのみ着目しているため，高い故障検出率を達成することが困難である．本論文では，有限状態機械を用いて設計されたコントローラは，リセット状態が明記され，リセット状態から到達可能な状態がすべて明記されている点に着目し，コントローラ回路を対象とした初期状態制約付きk時間展開モデル（Time expansion model with initial state constraints : TEMIS）とそのテスト生成法を提案する．実験では，多くのコントローラ回路で故障検出率100%を達成し，TetraMaxによる時間展開モデルを用いたテスト生成より高い故障検出率を得たことを示す． |
| 抄録(英) | Recent advances in semiconductor technologies have resulted in VLSI circuit density and complexity. As a result, efficient test generation methods are required. Since the test generation using the time expansion model focuses only on the circuit structure, it is difficult to achieve high fault coverage. In this paper, we propose Time Expansion Model with Initial State constraints (TEMIS) for the controller circuits and its test generation method. Experimental results show that our proposed method achieves 100% of fault coverage for a lot of controller circuits and they could gain higher fault coverage than TetraMax test generation using a time expansion model. |
| キーワード(和) | 順序回路テスト生成 / 有限状態機械 / kサイクルテスト / レジスタ転送レベル / コントローラ |
| キーワード(英) | sequential test generation / finite state machines / k-cycle testing / register transfer level / controllers |
| 資料番号 | DC2017-81 |
| 発行日 | 2018-02-13 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2018/2/20(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | VLSI Design and Test, etc. |
| 委員長氏名（和） | 井上 美智子(奈良先端大) |
| 委員長氏名（英） | Michiko Inoue(NAIST) |
| 副委員長氏名（和） | 福本 聡(首都大東京) |
| 副委員長氏名（英） | Satoshi Fukumoto(Tokyo Metropolitan Univ.) |
| 幹事氏名（和） | 吉村 正義(京都産大) / 金子 晴彦(東工大) |
| 幹事氏名（英） | Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) |
| 幹事補佐氏名（和） | 新井 雅之(日大) |
| 幹事補佐氏名（英） | Masayuki Arai(Nihon Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | kサイクルテストに基づく有限状態機械のテスト生成法 |
| サブタイトル（和） | |
| タイトル（英） | A test generation method based on k-cycle testing for finite state machines |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 順序回路テスト生成 / sequential test generation |
| キーワード(2)（和/英） | 有限状態機械 / finite state machines |
| キーワード(3)（和/英） | kサイクルテスト / k-cycle testing |
| キーワード(4)（和/英） | レジスタ転送レベル / register transfer level |
| キーワード(5)（和/英） | コントローラ / controllers |
| 第 1 著者 氏名（和/英） | 木下 湧矢 / Yuya Kinoshita |
| 第 1 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：Nihon Univ.) |
| 第 2 著者 氏名（和/英） | 細川 利典 / Toshinori Hosokawa |
| 第 2 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：Nihon Univ.) |
| 第 3 著者 氏名（和/英） | 藤原 秀雄 / Hideo Fujiwara |
| 第 3 著者 所属（和/英） | 大阪学院大学(略称：阪学院大) Osaka Gakuin University(略称：Osaka Gakuin Univ.) |
| 発表年月日 | 2018-02-20 |
| 資料番号 | DC2017-81 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | DC-444 |
| ページ範囲 | pp.25-30(DC), |
| ページ数 | 6 |
| 発行日 | 2018-02-13 (DC) |