| 講演名 | 2018-01-19 ビアスイッチ向けプログラマブルロジック0-1-A-~A LUTの電力効率について 夏原 明日香(立命館大), 今川 隆司(立命館大), 越智 裕之(立命館大), |
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| 抄録(和) | 本稿では，ビアスイッチと呼ばれるナノデバイスを用いたプログラマブルロジックである0-1-$A$-$overline{A}$ LUTに対して性能と電力のトレードオフを考慮したトランジスタサイズの最適化を行った上で，同様に最適化した0-1 LUTに比べ，面積のみならず，遅延時間や動的消費電力においても優れていることを定量的に示す．0-1-$A$-$overline{A}$ LUTはFPGAのロジックブロックで広く使われているLook-up table (LUT)と同等の機能を持つプログラマブルロジックであり，ビアスイッチのON抵抗が小さいことを活かして従来の0-1 LUTを改良したものである．0-1 LUTと比較して，ビアスイッチの個数を変えることなく，マルチプレクサ(MUX)の個数が半分になり段数も1段減ることなどから，回路面積や遅延時間の低減を達成するものとして提案された．回路面積が低減することから，消費電力の削減も期待されるが，定量的な評価は行われていなかった．本稿では，予備実験としてLUT内の消費電力内訳を求め支配的である部分を明らかにし，それを踏まえて消費電力の大きい部分からトランジスタのサイジングを行ったところ，0-1-$A$-$overline{A}$ LUTの動的消費電力を7.6%，遅延時間を0.6%低減できた．同様にトランジスタのサイジングを行った0-1 LUTとの比較では，0-1-$A$-$overline{A}$ LUTの方が動的消費電力が18.7%，遅延時間も10.0%優れていた． |
| 抄録(英) | This paper quantitatively shows the superiority of 0-1-$A$-$overline{A}$ LUT to 0-1 LUT in terms of area, delay time and dynamic power consumption. 0-1-$A$-$overline{A}$ LUT and 0-1 LUT which are composed of a new nanodevice ``via-switch'' can be used as programmable logic in place of a conventional look-up table (LUT) in FPGA. Although they have the same number of via-switches, the number of multiplexers (MUXs) and their stages in 0-1-$A$-$overline{A}$ LUT is smaller than those in 0-1 LUT, so that the area and delay time of 0-1-$A$-$overline{A}$ LUT are smaller than those of 0-1 LUT. Because of the area reduction, the power consumption is also expected to be reduced, but it has not been evaluated quantitatively. We firstly evaluated the breakdown of power consumption to clarify the dominant part in LUTs and then applied transistor sizing to them considering performance-power trade-off. As a result, compared with the original design in the previous work, the dynamic power consumption and delay time of 0-1-$A$-$overline{A}$ LUT are reduced by 7.6% and 0.6%, respectively. The evaluation results also show that the dynamic power consumption and delay time of 0-1-$A$-$overline{A}$ LUT are 18.7% and 10.0% smaller than those of the 0-1 LUT whose transistors are also optimized in the same manner. |
| キーワード(和) | 原子移動型スイッチ / 再構成可能アーキテクチャ / 電力遅延積 |
| キーワード(英) | atom switch / reconfigurable architecture / power-delay product |
| 資料番号 | VLD2017-80,CPSY2017-124,RECONF2017-68 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | IPSJ-ARC / VLD / CPSY / RECONF / IPSJ-SLDM |
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| 開催期間 | 2018/1/18(から2日開催) |
| 開催地（和） | 慶應義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 委員長氏名（和） | 五島 正裕(NII) / 越智 裕之(立命館大) / 中野 浩嗣(広島大) / 本村 真人(北大) / 浜口 清治(島根大) |
| 委員長氏名（英） | Masahiro Goshima(NII) / Hiroyuki Ochi(Ritsumeikan Univ.) / Koji Nakano(Hiroshima Univ.) / Masato Motomura(Hokkaido Univ.) / Kiyoharu Hamaguchi(Shimane Univ.) |
| 副委員長氏名（和） | / 峯岸 孝行(三菱電機) / 入江 英嗣(東大) / 三吉 貴史(富士通研) / 柴田 裕一郎(長崎大) / 佐野 健太郎(東北大) |
| 副委員長氏名（英） | / Noriyuki Minegishi(Mitsubishi Electric) / Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(Tohoku Univ.) |
| 幹事氏名（和） | 小野 貴継(九大) / 近藤 正章(東大) / 長谷川 揚平(東芝) / 塩谷 亮太(名大) / 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) / 大川 猛(宇都宮大) / 高前田 伸也(北大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 許 浩沿(パナソニックセミコンダクタソリューションズ) / 密山 幸男(高知工科大) / 柴田 誠也(NEC) |
| 幹事氏名（英） | Takatsugu Ono(Kyushu Univ.) / Masaaki Kondo(Univ. of Tokyo) / Yohei Hasegawa(Toshiba) / Ryota Shioya(Nagoya Univ.) / Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Ko Kyo(Panasonic) / Yukio Mitsuyama(Kochi Univ. of Tech.) / Seiya Shibata(NEC) |
| 幹事補佐氏名（和） | / / 伊藤 靖朗(広島大) / 津邑 公暁(名工大) / 小林 悠記(NEC) / 中原 啓貴(東工大) |
| 幹事補佐氏名（英） | / / Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Special Interest Group on System Architecture / Technical Committee on VLSI Design Technologies / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | ビアスイッチ向けプログラマブルロジック0-1-A-~A LUTの電力効率について |
| サブタイトル（和） | |
| タイトル（英） | A study on the power efficiency of via-switch oriented programmable logic 0-1-A-~A LUT |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 原子移動型スイッチ / atom switch |
| キーワード(2)（和/英） | 再構成可能アーキテクチャ / reconfigurable architecture |
| キーワード(3)（和/英） | 電力遅延積 / power-delay product |
| 第 1 著者 氏名（和/英） | 夏原 明日香 / Asuka Natsuhara |
| 第 1 著者 所属（和/英） | 立命館大学(略称：立命館大) Ritsumeikan University(略称：Ritsumeikan Univ.) |
| 第 2 著者 氏名（和/英） | 今川 隆司 / Takashi Imagawa |
| 第 2 著者 所属（和/英） | 立命館大学(略称：立命館大) Ritsumeikan University(略称：Ritsumeikan Univ.) |
| 第 3 著者 氏名（和/英） | 越智 裕之 / Hiroyuki Ochi |
| 第 3 著者 所属（和/英） | 立命館大学(略称：立命館大) Ritsumeikan University(略称：Ritsumeikan Univ.) |
| 発表年月日 | 2018-01-19 |
| 資料番号 | VLD2017-80,CPSY2017-124,RECONF2017-68 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-377,CPSY-378,RECONF-379 |
| ページ範囲 | pp.107-112(VLD), pp.107-112(CPSY), pp.107-112(RECONF), |
| ページ数 | 6 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |