| 講演名 | 2018-01-18 時分割多重実行型シストリックリングの実装と評価 菊谷 雄真(奈良先端大), 山野 龍佑(奈良先端大), 一倉 孝宏(奈良先端大), 中島 康彦(奈良先端大), |
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| 抄録(和) | 機械学習アルゴリズムの進歩が目覚ましい．特にConvolutional Neural Network(CNN) は有用性が高く，高速に畳み込み演算を行うことが可能な計算デバイスが希求されている．また，微細化のロードマップは更新されているが，代わりに単位面積当たりの製造コストが増大している．そのため，電力効率と面積効率に優れるCNN用Domain-Specific Accelerator(DSA) 提案されてきた．しかし，アルゴリズムの研究は日進月歩であり，DSA は陳腐化が危惧されている．また，Lightfield 画像処理や3 次元空間を対象としたシミュレーションといったアプリケーションにまで目を向けると，これらもアドレスの参照範囲が広いステンシル計算である．我々はDSA よりもプログラマビリティを持ち，離散ステンシル計算にも対応したアクセラレータとしてEMAXV を提案してきた．しかし，CGRAの欠点である配線混雑と局所記憶の帯域拡張のためのデータコピーが面積当たりの動作効率を著しく下げることが分かってきた．本稿では，欠点を解決するために演算ブロックをマルチスレッド化して動作させるIMAX の実装について説明し，EMAXV と同等性能を省面積で実現できることを示す．また，FPGA を用いた実装結果では，EMAXV からLUT を55.9%，BRAMを24.2%まで削減可能であり，TSMC28nm プロセスを用いた論理合成結果では，面積を34.9%まで削減可能であることが明らかとなった． |
| 抄録(英) | |
| キーワード(和) | シストリックリング / CGRA / FPGA |
| キーワード(英) | |
| 資料番号 | VLD2017-67,CPSY2017-111,RECONF2017-55 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | IPSJ-ARC / VLD / CPSY / RECONF / IPSJ-SLDM |
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| 開催期間 | 2018/1/18(から2日開催) |
| 開催地（和） | 慶應義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 委員長氏名（和） | 五島 正裕(NII) / 越智 裕之(立命館大) / 中野 浩嗣(広島大) / 本村 真人(北大) / 浜口 清治(島根大) |
| 委員長氏名（英） | Masahiro Goshima(NII) / Hiroyuki Ochi(Ritsumeikan Univ.) / Koji Nakano(Hiroshima Univ.) / Masato Motomura(Hokkaido Univ.) / Kiyoharu Hamaguchi(Shimane Univ.) |
| 副委員長氏名（和） | / 峯岸 孝行(三菱電機) / 入江 英嗣(東大) / 三吉 貴史(富士通研) / 柴田 裕一郎(長崎大) / 佐野 健太郎(東北大) |
| 副委員長氏名（英） | / Noriyuki Minegishi(Mitsubishi Electric) / Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(Tohoku Univ.) |
| 幹事氏名（和） | 小野 貴継(九大) / 近藤 正章(東大) / 長谷川 揚平(東芝) / 塩谷 亮太(名大) / 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) / 大川 猛(宇都宮大) / 高前田 伸也(北大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 許 浩沿(パナソニックセミコンダクタソリューションズ) / 密山 幸男(高知工科大) / 柴田 誠也(NEC) |
| 幹事氏名（英） | Takatsugu Ono(Kyushu Univ.) / Masaaki Kondo(Univ. of Tokyo) / Yohei Hasegawa(Toshiba) / Ryota Shioya(Nagoya Univ.) / Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Ko Kyo(Panasonic) / Yukio Mitsuyama(Kochi Univ. of Tech.) / Seiya Shibata(NEC) |
| 幹事補佐氏名（和） | / / 伊藤 靖朗(広島大) / 津邑 公暁(名工大) / 小林 悠記(NEC) / 中原 啓貴(東工大) |
| 幹事補佐氏名（英） | / / Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Special Interest Group on System Architecture / Technical Committee on VLSI Design Technologies / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN-ONLY |
| タイトル（和） | 時分割多重実行型シストリックリングの実装と評価 |
| サブタイトル（和） | |
| タイトル（英） | |
| サブタイトル（和） | |
| キーワード(1)（和/英） | シストリックリング |
| キーワード(2)（和/英） | CGRA |
| キーワード(3)（和/英） | FPGA |
| 第 1 著者 氏名（和/英） | 菊谷 雄真 |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) |
| 第 2 著者 氏名（和/英） | 山野 龍佑 |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) |
| 第 3 著者 氏名（和/英） | 一倉 孝宏 |
| 第 3 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) |
| 第 4 著者 氏名（和/英） | 中島 康彦 |
| 第 4 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) |
| 発表年月日 | 2018-01-18 |
| 資料番号 | VLD2017-67,CPSY2017-111,RECONF2017-55 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-377,CPSY-378,RECONF-379 |
| ページ範囲 | pp.31-36(VLD), pp.31-36(CPSY), pp.31-36(RECONF), |
| ページ数 | 6 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |