| 講演名 | 2018-01-18 Erlangからの高位合成のためのメモリ分散アーキテクチャ 東 香実(関西学院大), 浜名 将輝(関西学院大), 若林 秀和(関西学院大), 石浦 菜岐佐(関西学院大), 吉田 信明(京都高度技研), 神原 弘之(京都高度技研), |
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| 抄録(和) | 本稿では, Erlang からの高位合成のためのメモリ分散アーキテクチャを提案する. 竹林らが提案した Erlang サブセットからの高位合成手法では,Erlang プロセスを並列動作可能なハードウェアモジュールに合成している. しかし, 全てのプロセスモジュールの記憶領域を一つの共有メモリに格納しているため, プロセスモジュールを並列に動作させるためにはその数に比例したメモリポートが必要となってしまう. この課題を解決するため本稿では, 各プロセスモジュールがローカルなメモリを保持するアーキテクチャへの合成を提案する. 各プロセスは自身のローカルメモリに対して他のプロセスとは独立にアクセスを行えるため, 全プロセスモジュールが並列に動作可能である. プロセス間のメッセージ送信やガーベジコレクションの際には, 他のプロセスモジュールのローカルメモリへのアクセスが必要になるが, ローカルメモリ間の接続の複雑化を避けるため, バスアーキテクチャを採用する. 同時に実行可能なメッセージ送信とガーベジコレクションはそれぞれ一つに限定し, その調停はアービタにより行う. 提案手法に基づき, 2 プロセスからなる簡単な Erlang プログラムから論理合成可能な Verilog HDL を生成し, RT レベルシミュレーションによる動作確認を行った. |
| 抄録(英) | This paper presents a distributed memory architecture for dedicatedhardware automatically synthesized from Erlang programs. Takebayashiet al. had developed a framework for generating embedded systems controllers whose behavior was specified by a subset of Erlang, where each process was mapped onto a hardware module running independently of those for the other processes. However, the resulting hardware was not of practical use because it shared a single main memory potentially accessed by all the process modules simultaneously. To address this issue, in this paper, the main memory is partitioned into banks so that each process can access its own memory independently of the other processes. In order to keep the interconnections for message passing and garbage collection to a practical size, a bus architecture is employed where requests for send and garbage collection are arbitrated by an arbiter module. From a simple Erlang specification consisting of 2 processes, a synthesizable Verilog HDL code has been generated whose behavior was confirmed by RTL simulation. |
| キーワード(和) | 高位合成 / ハードウェア/ソフトウェア協調設計 / 組込みシステム / Erlang / ドメイン特化言語 |
| キーワード(英) | high-level synthesis / hardware/software codesign / embedded systems / Erlang / domain-specific language |
| 資料番号 | VLD2017-75,CPSY2017-119,RECONF2017-63 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | IPSJ-ARC / VLD / CPSY / RECONF / IPSJ-SLDM |
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| 開催期間 | 2018/1/18(から2日開催) |
| 開催地（和） | 慶應義塾大学 日吉キャンパス 来往舎 |
| 開催地（英） | Raiosha, Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 委員長氏名（和） | 五島 正裕(NII) / 越智 裕之(立命館大) / 中野 浩嗣(広島大) / 本村 真人(北大) / 浜口 清治(島根大) |
| 委員長氏名（英） | Masahiro Goshima(NII) / Hiroyuki Ochi(Ritsumeikan Univ.) / Koji Nakano(Hiroshima Univ.) / Masato Motomura(Hokkaido Univ.) / Kiyoharu Hamaguchi(Shimane Univ.) |
| 副委員長氏名（和） | / 峯岸 孝行(三菱電機) / 入江 英嗣(東大) / 三吉 貴史(富士通研) / 柴田 裕一郎(長崎大) / 佐野 健太郎(東北大) |
| 副委員長氏名（英） | / Noriyuki Minegishi(Mitsubishi Electric) / Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(Tohoku Univ.) |
| 幹事氏名（和） | 小野 貴継(九大) / 近藤 正章(東大) / 長谷川 揚平(東芝) / 塩谷 亮太(名大) / 永山 忍(広島市大) / 新田 高庸(NTTデバイスイノベーションセンタ) / 大川 猛(宇都宮大) / 高前田 伸也(北大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 許 浩沿(パナソニックセミコンダクタソリューションズ) / 密山 幸男(高知工科大) / 柴田 誠也(NEC) |
| 幹事氏名（英） | Takatsugu Ono(Kyushu Univ.) / Masaaki Kondo(Univ. of Tokyo) / Yohei Hasegawa(Toshiba) / Ryota Shioya(Nagoya Univ.) / Shinobu Nagayama(Hiroshima City Univ.) / Koyo Nitta(NTT) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Ko Kyo(Panasonic) / Yukio Mitsuyama(Kochi Univ. of Tech.) / Seiya Shibata(NEC) |
| 幹事補佐氏名（和） | / / 伊藤 靖朗(広島大) / 津邑 公暁(名工大) / 小林 悠記(NEC) / 中原 啓貴(東工大) |
| 幹事補佐氏名（英） | / / Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Special Interest Group on System Architecture / Technical Committee on VLSI Design Technologies / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | Erlangからの高位合成のためのメモリ分散アーキテクチャ |
| サブタイトル（和） | |
| タイトル（英） | Distributed Memory Architecture for High-Level Synthesis from Erlang |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis |
| キーワード(2)（和/英） | ハードウェア/ソフトウェア協調設計 / hardware/software codesign |
| キーワード(3)（和/英） | 組込みシステム / embedded systems |
| キーワード(4)（和/英） | Erlang / Erlang |
| キーワード(5)（和/英） | ドメイン特化言語 / domain-specific language |
| 第 1 著者 氏名（和/英） | 東 香実 / Kagumi Azuma |
| 第 1 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 第 2 著者 氏名（和/英） | 浜名 将輝 / Shoki Hamana |
| 第 2 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 第 3 著者 氏名（和/英） | 若林 秀和 / Hidekazu Wakabayashi |
| 第 3 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 第 4 著者 氏名（和/英） | 石浦 菜岐佐 / Nagisa Ishiura |
| 第 4 著者 所属（和/英） | 関西学院大学(略称：関西学院大) Kwansei Gakuin University(略称：Kwansei Gakuin Univ.) |
| 第 5 著者 氏名（和/英） | 吉田 信明 / Nobuaki Yoshida |
| 第 5 著者 所属（和/英） | 京都高度技術研究所(略称：京都高度技研) Advanced Science, Technology & Management Research Institute of Kyoto(略称：ASTEM) |
| 第 6 著者 氏名（和/英） | 神原 弘之 / Hiroyuki Kanbara |
| 第 6 著者 所属（和/英） | 京都高度技術研究所(略称：京都高度技研) Advanced Science, Technology & Management Research Institute of Kyoto(略称：ASTEM) |
| 発表年月日 | 2018-01-18 |
| 資料番号 | VLD2017-75,CPSY2017-119,RECONF2017-63 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | VLD-377,CPSY-378,RECONF-379 |
| ページ範囲 | pp.77-82(VLD), pp.77-82(CPSY), pp.77-82(RECONF), |
| ページ数 | 6 |
| 発行日 | 2018-01-11 (VLD, CPSY, RECONF) |