講演名 2017-12-14
ノイズ可変比較器を用いたノンバイナリ逐次比較型アナログ-デジタル変換器の設計
伊藤 貴亮(東大), 飯塚 哲也(東大), 名倉 徹(東大), 浅田 邦博(東大),
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 電力効率の向上のためにノイズ可変比較器を用いた16ビットノンバイナリ逐次比較型アナログ--デジタル変換器(SAR ADC)を提案する。内部で用いる容量性デジタル--アナログ変換器(C-DAC)では容量値をノンバイナリの値とすることで冗長性を持たせ、 セトリングや容量のミスマッチ、比較器からのキックバック等の影響を低減している。また3段階のリファレンスを持つDAC(tri-level DAC)を用いることでスイッチングの際の消費電力も削減している。比較器にはノイズ調整機能があり、DACでの冗長性に応じて比較器のノイズレベルを調整することでA-D変換の際の電力効率を向上させている。提案するADCを0.18,$mu$m CMOS プロセスを用いて実装し、シミュレーションによる検証においてナイキスト周波数における全高調波歪み(TDC)は$-$93.1,dB、消費電力は32.92,$mu$W、FoMは39.0,fJ/conv.-stepという結果となった。ノイズ可変比較器を用いることにより31.9,%の電力の削減を達成している。
抄録(英) A 16-bit non-binary SAR ADC with a noise-tunable comparator for low power consumption is presented. A non-binary-weighted capacitive DAC with redundancy is used in the ADC to suppress the impact of incomplete settling, capacitor mismatch and kickback from the comparator. A tri-level DAC that reduces switching power improves ADC's power efficiency. A dynamic comparator is designed to implement noise tunability so that the comparator noise level is controlled during conversion depending on the DAC redundancy range to save power consumption. The ADC performance is estimated in simulation with standard CMOS 0.18,$mu$m technology, which shows THD of $-$93.1,dB at Nyquist input while it consumes 32.92,$mu$W that results in 39.0,fJ/conv.-step FoM. 31.9,% power reduction is achieved by the proposed noise-tunable comparator.
キーワード(和) 逐次比較レジスタ / アナログ--デジタル変換器 / 比較器 / ノイズチューニング
キーワード(英) successive approximation register / analog-to-digital converter / regenerative comparator / noise tuning
資料番号 CAS2017-65,ICD2017-53,CPSY2017-62
発行日 2017-12-07 (CAS, ICD, CPSY)

研究会情報
研究会 ICD / CPSY / CAS
開催期間 2017/12/14(から2日開催)
開催地(和) アートホテル石垣島
開催地(英) Art Hotel Ishigakijima
テーマ(和) 学生・若手研究会
テーマ(英)
委員長氏名(和) 日高 秀人(ルネサス エレクトロニクス) / 中野 浩嗣(広島大) / 平木 充(ルネサス エレクトロニクス)
委員長氏名(英) Hideto Hidaka(Renesas) / Koji Nakano(Hiroshima Univ.) / Mitsuru Hiraki(Renesas)
副委員長氏名(和) 永田 真(神戸大) / 入江 英嗣(東大) / 三吉 貴史(富士通研) / 岡崎 秀晃(湘南工科大)
副委員長氏名(英) Makoto Nagata(Kobe Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Hideaki Okazaki(Shonan Inst. of Tech.)
幹事氏名(和) 高宮 真(東大) / 橋本 隆(パナソニック) / 大川 猛(宇都宮大) / 高前田 伸也(北大) / 山口 基(ルネサスシステムデザイン) / 橘 俊宏(湘南工科大)
幹事氏名(英) Makoto Takamiya(Univ. of Tokyo) / Takashi Hashimoto(Panasonic) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Motoi Yamaguchi(Renesas) / Toshihiro Tachibana(Shonan Inst. of Tech.)
幹事補佐氏名(和) 夏井 雅典(東北大) / 柘植 政利(ソシオネクスト) / 伊藤 浩之(東工大) / 範 公可(電通大) / 伊藤 靖朗(広島大) / 津邑 公暁(名工大) / 中村 洋平(日立)
幹事補佐氏名(英) Masanori Natsui(Tohoku Univ.) / Masatoshi Tsuge(Socionext) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Yohei Nakamura(Hitachi)

講演論文情報詳細
申込み研究会 Technical Committee on Integrated Circuits and Devices / Technical Committee on Computer Systems / Technical Committee on Circuits and Systems
本文の言語 JPN
タイトル(和) ノイズ可変比較器を用いたノンバイナリ逐次比較型アナログ-デジタル変換器の設計
サブタイトル(和)
タイトル(英) Design of Non-Binary SAR ADC with Noise-Tunable Comparator
サブタイトル(和)
キーワード(1)(和/英) 逐次比較レジスタ / successive approximation register
キーワード(2)(和/英) アナログ--デジタル変換器 / analog-to-digital converter
キーワード(3)(和/英) 比較器 / regenerative comparator
キーワード(4)(和/英) ノイズチューニング / noise tuning
第 1 著者 氏名(和/英) 伊藤 貴亮 / Takaaki Ito
第 1 著者 所属(和/英) 東京大学(略称:東大)
The University of Tokyo(略称:The Univ. of Tokyo)
第 2 著者 氏名(和/英) 飯塚 哲也 / Tetsuya Iizuka
第 2 著者 所属(和/英) 東京大学(略称:東大)
The University of Tokyo(略称:The Univ. of Tokyo)
第 3 著者 氏名(和/英) 名倉 徹 / Toru Nakura
第 3 著者 所属(和/英) 東京大学(略称:東大)
The University of Tokyo(略称:The Univ. of Tokyo)
第 4 著者 氏名(和/英) 浅田 邦博 / Kunihiro Asada
第 4 著者 所属(和/英) 東京大学(略称:東大)
The University of Tokyo(略称:The Univ. of Tokyo)
発表年月日 2017-12-14
資料番号 CAS2017-65,ICD2017-53,CPSY2017-62
巻番号(vol) vol.117
号番号(no) CAS-343,ICD-344,CPSY-345
ページ範囲 pp.9-13(CAS), pp.9-13(ICD), pp.9-13(CPSY),
ページ数 5
発行日 2017-12-07 (CAS, ICD, CPSY)