| 講演名 | 2017-12-14 遅延制御バッファにより周波数追従範囲を拡大した高速起動完全デジタルCDR回路の設計 陳 明翰(東大), 飯塚 哲也(東大), 名倉 徹(東大), 浅田 邦博(東大), |
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| 抄録(和) | 待機時にダイナミック電力を消費せず、かつ待機状態から瞬時に起動することが可能な高速起動完全デジタルCDR回路を提案する。提案するCDR回路はバッファ列で構成された遅延線を共有する時間-デジタル変換器と位相選択回路を用いて、4ビットのプリアンブル信号から入力信号周期を測定し、内部発振器のループ遅延を瞬時に入力信号周期に同期させることで、基準クロックを必要としない高速な周波数・位相ロックを実現する。本CDR回路は、動作時の消費電力だけでなく、待機時の消費電力や待機状態からの復帰速度も重要となってくる、モバイル機器やセンサーネットワークといった、間欠的に通信を行うデバイスの消費電力削減に効果的である。本設計では、従来の高速起動CDR回路に対して、遅延制御バッファとバーニア型TDCを用いた新たな位相選択法と採用すると同時に、遅延線を効率化し、周波数追従範囲の向上と消費電力の削減を実現した。提案するCDR回路を65nm CMOSプロセスを用いて実装した。シミュレーションによる動作検証では、電源電圧1.0V時の動作データレートは1.0--2.5Gbps、消費電力は5.6--8.8mWとなった。 |
| 抄録(英) | A quick-lock reference-clock-less all-digital burst-mode CDR is proposed. Since the proposed CDR resumes from a standby state soon after a 4-bit preamble and consumes no dynamic power in its standby state, it will improve the total power efficiency of serial communications which work intermittently such as mobile and sensor networks. A phase-selection technique using delay tunable buffer and Vernier TDC is introduced for lock range extension and low power consumption. A prototype implemented in 65nm CMOS technology works at 1.0--2.5 Gbps and consumes 5.6--8.8 mW from the 1.0V supply in simulations. |
| キーワード(和) | CDR / クロックデータ再生回路 / 基準クロック不要 / 高速起動 / 完全デジタル |
| キーワード(英) | Clock Data Recovery / Burst-Mode CDR / Reference-Clock-Less / All-Digital |
| 資料番号 | CAS2017-64,ICD2017-52,CPSY2017-61 |
| 発行日 | 2017-12-07 (CAS, ICD, CPSY) |
| 研究会情報 | |
| 研究会 | ICD / CPSY / CAS |
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| 開催期間 | 2017/12/14(から2日開催) |
| 開催地（和） | アートホテル石垣島 |
| 開催地（英） | Art Hotel Ishigakijima |
| テーマ（和） | 学生・若手研究会 |
| テーマ（英） | |
| 委員長氏名（和） | 日高 秀人(ルネサス エレクトロニクス) / 中野 浩嗣(広島大) / 平木 充(ルネサス エレクトロニクス) |
| 委員長氏名（英） | Hideto Hidaka(Renesas) / Koji Nakano(Hiroshima Univ.) / Mitsuru Hiraki(Renesas) |
| 副委員長氏名（和） | 永田 真(神戸大) / 入江 英嗣(東大) / 三吉 貴史(富士通研) / 岡崎 秀晃(湘南工科大) |
| 副委員長氏名（英） | Makoto Nagata(Kobe Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Takashi Miyoshi(Fujitsu) / Hideaki Okazaki(Shonan Inst. of Tech.) |
| 幹事氏名（和） | 高宮 真(東大) / 橋本 隆(パナソニック) / 大川 猛(宇都宮大) / 高前田 伸也(北大) / 山口 基(ルネサスシステムデザイン) / 橘 俊宏(湘南工科大) |
| 幹事氏名（英） | Makoto Takamiya(Univ. of Tokyo) / Takashi Hashimoto(Panasonic) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Motoi Yamaguchi(Renesas) / Toshihiro Tachibana(Shonan Inst. of Tech.) |
| 幹事補佐氏名（和） | 夏井 雅典(東北大) / 柘植 政利(ソシオネクスト) / 伊藤 浩之(東工大) / 範 公可(電通大) / 伊藤 靖朗(広島大) / 津邑 公暁(名工大) / 中村 洋平(日立) |
| 幹事補佐氏名（英） | Masanori Natsui(Tohoku Univ.) / Masatoshi Tsuge(Socionext) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Yasuaki Ito(Hiroshima Univ.) / Tomoaki Tsumura(Nagoya Inst. of Tech.) / Yohei Nakamura(Hitachi) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Integrated Circuits and Devices / Technical Committee on Computer Systems / Technical Committee on Circuits and Systems |
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| 本文の言語 | JPN |
| タイトル（和） | 遅延制御バッファにより周波数追従範囲を拡大した高速起動完全デジタルCDR回路の設計 |
| サブタイトル（和） | |
| タイトル（英） | Design of Quick-Lock Reference-Clock-Less All-Digital CDR using Delay Tunable Buffer for Lock Range Extension |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CDR / Clock Data Recovery |
| キーワード(2)（和/英） | クロックデータ再生回路 / Burst-Mode CDR |
| キーワード(3)（和/英） | 基準クロック不要 / Reference-Clock-Less |
| キーワード(4)（和/英） | 高速起動 / All-Digital |
| キーワード(5)（和/英） | 完全デジタル |
| 第 1 著者 氏名（和/英） | 陳 明翰 / Meikan Chin |
| 第 1 著者 所属（和/英） | 東京大学(略称：東大) University of Tokyo(略称：Univ. of Tokyo) |
| 第 2 著者 氏名（和/英） | 飯塚 哲也 / Tetsuya Iizuka |
| 第 2 著者 所属（和/英） | 東京大学(略称：東大) University of Tokyo(略称：Univ. of Tokyo) |
| 第 3 著者 氏名（和/英） | 名倉 徹 / Toru Nakura |
| 第 3 著者 所属（和/英） | 東京大学(略称：東大) University of Tokyo(略称：Univ. of Tokyo) |
| 第 4 著者 氏名（和/英） | 浅田 邦博 / Kunihiro Asada |
| 第 4 著者 所属（和/英） | 東京大学(略称：東大) University of Tokyo(略称：Univ. of Tokyo) |
| 発表年月日 | 2017-12-14 |
| 資料番号 | CAS2017-64,ICD2017-52,CPSY2017-61 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | CAS-343,ICD-344,CPSY-345 |
| ページ範囲 | pp.3-8(CAS), pp.3-8(ICD), pp.3-8(CPSY), |
| ページ数 | 6 |
| 発行日 | 2017-12-07 (CAS, ICD, CPSY) |