| 講演名 | 2017-09-26 Pythonの高位合成によるRISC-Vの試作 鈴木 量三朗(シンビー), 片岡 啓明(シンビー), |
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| 抄録(和) | FPGA をとりまく環境はこの10 年で急速に変化し要求されるアプリケーションも多岐にわたるようになった。そのため抽象度の高い設計方法を可能とするHLS コンパイラが不可欠となっている。我々はすでにPython をベースにしたHLS コンパイラであるPolyphony を使っての抽象度の高い開発方法を提案している。本論文では、並列処理を、Polyphony によるRISC-V の複数の実装例を示す。並列性を記述可能な独自の表現であるWorker とQueue というメッセージ・パッシングを可能とする機構により、クロック・レベルのタイミングのコントロールをもたないHLS コンパイラでもパイプラインをシミュレートし評価することが出来ることを示す。また、メッセージ・パッシング方式においてはパイプライン方式とは異なるアプローチでの並列システムの構築方法が可能であり、抽象度の高い議論ができることを示す。これらの並列処理は実行順が規則正しい演算において有効であり、本コンパイラの将来的な最適化が進めば、HLS コンパイラで行列の高速演算等に応用可能であることを示唆する。 |
| 抄録(英) | During the last decade, the environment of field-programmable gate array (FPGA) development has changed rapidly, and the complexity of applications is increasing every year. As a result, design methodologies with higher levels of abstraction are required for both synthesis and verification processes, and high-level synthesis (HLS) compilers have become essential to support such methodologies. We have already shown a design methodology with a high level of abstraction that uses Polyphony, which is a Python-based HLS compiler. In this paper, we present different scenarios written in a Python-based HLS language for implementing RISC-V. By using workers, queues and ports of a message-passing mechanism, an HLS compiler with no control over clock-level timing can simulate and evaluate a pipelining architecture such as RISC-V. This high-abstraction-level methodology results in expedited development and enhanced readability. Designers can then develop complex systems with FPGAs by building processors in an HLS language that has no inherent expressions to control clock-level timing. What all this suggests is that, with further optimized compilers, building high-performance systems for stream-processing in an HLS language may be achieved in the near future. |
| キーワード(和) | FPGA / Python / HLS / RISC-V |
| キーワード(英) | FPGA / Python / HLS / RISC-V |
| 資料番号 | RECONF2017-36 |
| 発行日 | 2017-09-18 (RECONF) |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2017/9/25(から2日開催) |
| 開催地（和） | (株)ドワンゴ |
| 開催地（英） | DWANGO Co., Ltd. |
| テーマ（和） | リコンフィギャラブルシステム、一般 |
| テーマ（英） | Reconfigurable Systems, etc. |
| 委員長氏名（和） | 本村 真人(北大) |
| 委員長氏名（英） | Masato Motomura(Hokkaido Univ.) |
| 副委員長氏名（和） | 柴田 裕一郎(長崎大) / 佐野 健太郎(東北大) |
| 副委員長氏名（英） | Yuichiro Shibata(Nagasaki Univ.) / Kentaro Sano(Tohoku Univ.) |
| 幹事氏名（和） | 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) |
| 幹事氏名（英） | Kazuya Tanigawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) |
| 幹事補佐氏名（和） | 小林 悠記(NEC) / 中原 啓貴(東工大) |
| 幹事補佐氏名（英） | Yuuki Kobayashi(NEC) / Hiroki Nakahara(Tokyo Inst. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Reconfigurable Systems |
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| 本文の言語 | JPN |
| タイトル（和） | Pythonの高位合成によるRISC-Vの試作 |
| サブタイトル（和） | |
| タイトル（英） | Implementing RISC-V with a Python-Based High-Level Synthesis Compiler |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | Python / Python |
| キーワード(3)（和/英） | HLS / HLS |
| キーワード(4)（和/英） | RISC-V / RISC-V |
| 第 1 著者 氏名（和/英） | 鈴木 量三朗 / Ryouzaburo Suzuki |
| 第 1 著者 所属（和/英） | 有限会社シンビー(略称：シンビー) Sinby Corporation(略称：Sinby) |
| 第 2 著者 氏名（和/英） | 片岡 啓明 / Hiroaki Kataoka |
| 第 2 著者 所属（和/英） | 有限会社シンビー(略称：シンビー) Sinby Corporation(略称：Sinby) |
| 発表年月日 | 2017-09-26 |
| 資料番号 | RECONF2017-36 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | RECONF-221 |
| ページ範囲 | pp.81-86(RECONF), |
| ページ数 | 6 |
| 発行日 | 2017-09-18 (RECONF) |