講演名 2017-07-31
ドレインオフセット構造を持った相補型TFET回路のTCADシミュレーション
浅井 栄大(産総研), 森 貴洋(産総研), 服部 淳一(産総研), 福田 浩一(産総研), 遠藤 和彦(産総研), 松川 貴(産総研),
PDFダウンロードページ PDFダウンロードページへ
抄録(和) 我々はSi チャネルトンネルトランジスタ(TFET)からなる相補型論理回路のTCAD シミュレーションを行い、ドレインオフセット構造が回路特性に与える影響について調べた。ドレインオフセット構造は逆バイアス下におけるオフ電流を大きく減少させ、20nm以下までTFET 回路のゲート長スケーリングを可能とする。さらにドレインオフセット構造によるゲートドレイン容量(CGD)の低下は、発振回路の周波数増大をもたらす。この発振速度の増大効果はTFETに特有なCGDのドレイン電圧依存性と密接に関わっており、動作電圧にも依存する。
抄録(英) We have performed TCAD simulation for a ring oscillator composed of complementary Tunnel Field Effect Transistors (C-TFETs), and analyzed the effect of drain-offset structure on the circuit characteristics. The drain-offset structure lowers the OFF current from the drain edge, and this unable us to shrink the gate length of the TFETs. Furthermore, the reduction of gate-drain capacitance (CGD) enhances the oscillation frequency of the ring oscillator. The enhancement effect of frequency by the drain-offset structure is strongly related to the unique dependence of CGD on the drain voltage, and affected by the operation voltage of the ring oscillator.
キーワード(和) トンネルトランジスタ / リングオシレータ / ドレインオフセット
キーワード(英) Tunnel FET / Ring oscillator / Drain offset
資料番号 SDM2017-35,ICD2017-23
発行日 2017-07-24 (SDM, ICD)

研究会情報
研究会 SDM / ICD / ITE-IST
開催期間 2017/7/31(から3日開催)
開催地(和) 北海道大学情報教育館
開催地(英) Hokkaido-Univ. Multimedia Education Bldg.
テーマ(和) アナログ、アナデジ混載、RF及びセンサインタフェース回路、低電圧/低消費電力技術、新デバイス・回路とその応用 
テーマ(英) Analog, Mixed Analog and Digital, RF, and Sensor Interface, Low voltage/low power techniques, novel devices, circuits, and applications
委員長氏名(和) 国清 辰也(ルネサス エレクトロニクス) / 日高 秀人(ルネサス エレクトロニクス) / 須川 成利(東北大)
委員長氏名(英) Tatsuya Kunikiyo(Renesas) / Hideto Hidaka(Renesas) / Shigetoshi Sugawa(Tohoku Univ.)
副委員長氏名(和) 品田 高宏(東北大) / 永田 真(神戸大) / 浜本 隆之(東京理科大) / 大竹 浩(NHK)
副委員長氏名(英) Takahiro Shinada(Tohoku Univ.) / Makoto Nagata(Kobe Univ.) / Takayuki Hamamoto(Tokyo University of Science) / Hiroshi Ohtake(NHK)
幹事氏名(和) 黒田 理人(東北大) / 山口 直(ルネサス エレクトロニクス) / 高宮 真(東大) / 橋本 隆(パナソニック) / 池辺 将之(北大)
幹事氏名(英) Rihito Kuroda(Tohoku Univ.) / Tadashi Yamaguchi(Renesas) / Makoto Takamiya(Univ. of Tokyo) / Takashi Hashimoto(Panasonic) / Masayuki Ikebe(Hokkaido Univ.)
幹事補佐氏名(和) 池田 浩也(静岡大) / 諸岡 哲(東芝メモリ) / 夏井 雅典(東北大) / 柘植 政利(ソシオネクスト) / 伊藤 浩之(東工大) / 範 公可(電通大)
幹事補佐氏名(英) Hiroya Ikeda(Shizuoka Univ.) / Tetsu Morooka(TOSHIBA MEMORY) / Masanori Natsui(Tohoku Univ.) / Masatoshi Tsuge(Socionext) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.)

講演論文情報詳細
申込み研究会 Technical Committee on Silicon Device and Materials / Technical Committee on Integrated Circuits and Devices / Technical Group on Information Sensing Technologies
本文の言語 JPN
タイトル(和) ドレインオフセット構造を持った相補型TFET回路のTCADシミュレーション
サブタイトル(和)
タイトル(英) TCAD Simulation of C-TFET Circuit with Drain Offset Structure
サブタイトル(和)
キーワード(1)(和/英) トンネルトランジスタ / Tunnel FET
キーワード(2)(和/英) リングオシレータ / Ring oscillator
キーワード(3)(和/英) ドレインオフセット / Drain offset
第 1 著者 氏名(和/英) 浅井 栄大 / Hidehiro Asai
第 1 著者 所属(和/英) 産業技術総合研究所(略称:産総研)
National Institute of Advanced Industrial Science and Technology(略称:AIST)
第 2 著者 氏名(和/英) 森 貴洋 / Takahiro Mori
第 2 著者 所属(和/英) 産業技術総合研究所(略称:産総研)
National Institute of Advanced Industrial Science and Technology(略称:AIST)
第 3 著者 氏名(和/英) 服部 淳一 / Junich Hattori
第 3 著者 所属(和/英) 産業技術総合研究所(略称:産総研)
National Institute of Advanced Industrial Science and Technology(略称:AIST)
第 4 著者 氏名(和/英) 福田 浩一 / Koichi Fukuda
第 4 著者 所属(和/英) 産業技術総合研究所(略称:産総研)
National Institute of Advanced Industrial Science and Technology(略称:AIST)
第 5 著者 氏名(和/英) 遠藤 和彦 / Kazuhiko Endo
第 5 著者 所属(和/英) 産業技術総合研究所(略称:産総研)
National Institute of Advanced Industrial Science and Technology(略称:AIST)
第 6 著者 氏名(和/英) 松川 貴 / Takashi Matsukawa
第 6 著者 所属(和/英) 産業技術総合研究所(略称:産総研)
National Institute of Advanced Industrial Science and Technology(略称:AIST)
発表年月日 2017-07-31
資料番号 SDM2017-35,ICD2017-23
巻番号(vol) vol.117
号番号(no) SDM-166,ICD-167
ページ範囲 pp.21-24(SDM), pp.21-24(ICD),
ページ数 4
発行日 2017-07-24 (SDM, ICD)