| 講演名 | 2017-06-19 粒度選択型再構成可能アーキテクチャSGRAとその設計自動化 小池 良介(立命館大), 今川 隆司(立命館大), 大巻 ロベルト 裕治(シンセシス), 越智 裕之(立命館大), |
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| 抄録(和) | 本論文では,再構成可能デバイスの各演算ブロック毎に細粒度と粗粒度の演算器を選択可能にした粒度選択型再構成可能アーキテクチャ(Selectable Grained Reconfigurable rchitecture, SGRA)を提案する.細粒度専用と粗粒度専用の演算ブロックが一定の比率および配置で作り込まれた粒度混合再構成可能アーキテクチャ(Mixed Grained Reconfigurable Architecture, MGRA)と比べ, 論理素子の割当てや配置の自由度が高く, 実装効率の向上が期待できる. また本研究では, VTR (Verilog-to-Routing) をカスタマイズしてSGRA向けの設計自動化フローを構築した. 実験の結果, SGRAはMGRAに対してアプリケーション回路の実装面積を平均で13%改善できることが確認された. |
| 抄録(英) | In this paper, we describe a Selectable Grained Reconfigurable Architecture (SGRA) in which each Configurable Logic Block can be configured to operate in either fine-grained or coarse-grained mode. Compared with the Mixed Grained Reconfigurable Architecture (MGRA), which has a fixed ratio of fine- and coarse-grained operation blocks and a heterogeneous floorplan, SGRA offers greater flexibility in the mapping and placement of functional units, thus reducing wasted wiring and improving the critical path delay. We also present an automated design flow for SGRA that is developed by customizing the Verilog-to-Routing (VTR) platform. Experimental results demonstrate that SGRA achieves, on average, a 13% reduction in circuit area over MGRA. |
| キーワード(和) | FPGA アーキテクチャ / ホモジニアスアレイ / サブグラフマッチング法によるテクノロジマッピング |
| キーワード(英) | FPGA architecture / Homogeneous array / Technology-mapping using subgraph matching method |
| 資料番号 | CAS2017-5,VLD2017-8,SIP2017-29,MSS2017-5 |
| 発行日 | 2017-06-12 (CAS, VLD, SIP, MSS) |
| 研究会情報 | |
| 研究会 | SIP / CAS / MSS / VLD |
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| 開催期間 | 2017/6/19(から2日開催) |
| 開催地（和） | 新潟大学五十嵐キャンパス 中央図書館ライブラリーホール |
| 開催地（英） | Niigata University, Ikarashi Campus |
| テーマ（和） | システムと信号処理および一般 |
| テーマ（英） | |
| 委員長氏名（和） | 奥田 正浩(北九州市大) / 平木 充(ルネサス エレクトロニクス) / 名嘉村 盛和(琉球大) / 越智 裕之(立命館大) |
| 委員長氏名（英） | Masahiro Okuda(Univ. of Kitakyushu) / Mitsuru Hiraki(Renesas) / Morikazu Nakamura(Univ. of Ryukyus) / Hiroyuki Ochi(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 村松 正吾(新潟大) / 相川 直幸(東京理科大) / 岡崎 秀晃(湘南工科大) / 髙井 重昌(阪大) / 峯岸 孝行(三菱電機) |
| 副委員長氏名（英） | Shogo Muramatsu(Niigata Univ.) / Naoyuki Aikawa(TUS) / Hideaki Okazaki(Shonan Inst. of Tech.) / Shigemasa Takai(Osaka Univ.) / Noriyuki Minegishi(Mitsubishi Electric) |
| 幹事氏名（和） | 宮田 高道(千葉工大) / 渡邊 修(拓殖大) / 山口 基(ルネサスシステムデザイン) / 橘 俊宏(湘南工科大) / 豊嶋 伊知郎(東芝) / 金澤 尚史(阪大) / 永山 忍(広島市大) / 宮崎 昭彦(NTT) |
| 幹事氏名（英） | Takamichi Miyata(Chiba Inst. of Tech.) / Osamu Watanabe(Takushoku Univ.) / Motoi Yamaguchi(Renesas) / Toshihiro Tachibana(Shonan Inst. of Tech.) / Ichiro Toyoshima(Toshiba) / Takahumi Kanazawa(Osaka Univ.) / Shinobu Nagayama(Hiroshima City Univ.) / Akihiko Miyazaki(NTT) |
| 幹事補佐氏名（和） | 中本 昌由(広島大) / 中村 洋平(日立) / 金城 秀樹(沖縄大) |
| 幹事補佐氏名（英） | Masayoshi Nakamoto(Hiroshima Univ.ひろ) / Yohei Nakamura(Hitachi) / Hideki Kinjo(Okinawa Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Signal Processing / Technical Committee on Circuits and Systems / Technical Committee on Mathematical Systems Science and its applications / Technical Committee on VLSI Design Technologies |
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| 本文の言語 | ENG-JTITLE |
| タイトル（和） | 粒度選択型再構成可能アーキテクチャSGRAとその設計自動化 |
| サブタイトル（和） | |
| タイトル（英） | Selectable Grained Reconfigurable Architecture (SGRA) and Its Design Automation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA アーキテクチャ / FPGA architecture |
| キーワード(2)（和/英） | ホモジニアスアレイ / Homogeneous array |
| キーワード(3)（和/英） | サブグラフマッチング法によるテクノロジマッピング / Technology-mapping using subgraph matching method |
| 第 1 著者 氏名（和/英） | 小池 良介 / Ryosuke Koike |
| 第 1 著者 所属（和/英） | 立命館大学(略称：立命館大) Ritsumeikan University(略称：Ritsumeikan Univ.) |
| 第 2 著者 氏名（和/英） | 今川 隆司 / Takashi Imagawa |
| 第 2 著者 所属（和/英） | 立命館大学(略称：立命館大) Ritsumeikan University(略称：Ritsumeikan Univ.) |
| 第 3 著者 氏名（和/英） | 大巻 ロベルト 裕治 / Roberto Yusi Omaki |
| 第 3 著者 所属（和/英） | 株式会社シンセシス(略称：シンセシス) Synthesis Corporation(略称：Synthesis) |
| 第 4 著者 氏名（和/英） | 越智 裕之 / Hiroyuki Ochi |
| 第 4 著者 所属（和/英） | 立命館大学(略称：立命館大) Ritsumeikan University(略称：Ritsumeikan Univ.) |
| 発表年月日 | 2017-06-19 |
| 資料番号 | CAS2017-5,VLD2017-8,SIP2017-29,MSS2017-5 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | CAS-96,VLD-97,SIP-98,MSS-99 |
| ページ範囲 | pp.25-30(CAS), pp.25-30(VLD), pp.25-30(SIP), pp.25-30(MSS), |
| ページ数 | 6 |
| 発行日 | 2017-06-12 (CAS, VLD, SIP, MSS) |