| 講演名 | 2017-05-23 時分割多重実行によるシストリックリングの面積効率向上手法 山野 龍佑(奈良先端大), 中島 康彦(奈良先端大), |
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| 抄録(和) | 近年，DNN(Deep Neural Network) による機械学習の進歩が目覚ましい．DNN を実世界の問題解決に生かすため，組み込み機器へのDNN 実装の要求はますます高まっている．組み込み機器の厳しい制約としてファンレス動作がある．しかし，DNN の実装に広く利用されるGPGPU では制約を満たすことが困難である．このためDNN専用のアクセラレータの研究が盛んになってきた．一方で，従来からノイマン型アーキテクチャのボトルネックである消費電力対性能を補う汎用アクセラレータとしてFPGA，シストリックアレイ，CGRA が研究されてきた．最近ではシストリックアレイベースのアクセラレータによるDNN の実装がGPU を超える性能を発揮することが報告されている．我々はCGRA アクセラレータであるEMAXV（Energy-aware Multimode Accelerator eXtension）を開発してきた．しかし，CGRA の特徴として配線の複雑さからスケーラビリティが低いという問題があった．そこで本稿では，配線混雑を解決したシストリックアレイベースのアクセラレータであるIMAX（In-Memory Accelerator eXtension）を提案する．また，Zynq UltraScale ＋を用いたプロトタイプを設計し，性能の見積もりを行った．その結果，IMAXはEMAXV の課題であった配線の混雑を解決でき，EMAXV と同等以上のスケーラビリティーを持つアクセラレータとして期待できることを示す． |
| 抄録(英) | |
| キーワード(和) | シストリックリング / CGRA / FPGA |
| キーワード(英) | |
| 資料番号 | CPSY2017-6,DC2017-6 |
| 発行日 | 2017-05-15 (CPSY, DC) |
| 研究会情報 | |
| 研究会 | RECONF / CPSY / DC / IPSJ-ARC |
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| 開催期間 | 2017/5/22(から3日開催) |
| 開催地（和） | 登別温泉第一滝本館 |
| 開催地（英） | Noboribetsu-Onsen Dai-ichi-Takimoto-Kan |
| テーマ（和） | HotSPA2017: リコンフィギャラブルシステム・ディペンダブルコンピューティングシステムおよび一般 |
| テーマ（英） | HotSPA2017: Reconfigurable System, Dependable Computing System, and General Topics |
| 委員長氏名（和） | 渡邊 実(静岡大) / 中島 康彦(奈良先端大) / 井上 美智子(奈良先端大) |
| 委員長氏名（英） | Minoru Watanabe(Shizuoka Univ.) / Yasuhiko Nakashima(NAIST) / Michiko Inoue(NAIST) |
| 副委員長氏名（和） | 本村 真人(北大) / 柴田 裕一郎(長崎大) / 中野 浩嗣(広島大) / 入江 英嗣(東大) / 福本 聡(首都大東京) |
| 副委員長氏名（英） | Masato Motomura(Hokkaido Univ.) / Yuichiro Shibata(Nagasaki Univ.) / Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Satoshi Fukumoto(Tokyo Metropolitan Univ.) |
| 幹事氏名（和） | 山口 佳樹(筑波大) / 谷川 一哉(広島市大) / 三吉 貴史(富士通研) / 鯉渕 道紘(NII) / 吉村 正義(京都産大) / 金子 晴彦(東工大) |
| 幹事氏名（英） | Yoshiki Yamaguchi(Univ. of Tsukuba) / Kazuya Tanigawa(Hiroshima City Univ.) / Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) |
| 幹事補佐氏名（和） | 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) / 大川 猛(宇都宮大) / 高前田 伸也(北大) |
| 幹事補佐氏名（英） | Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Reconfigurable Systems / Technical Committee on Computer Systems / Technical Committee on Dependable Computing / Special Interest Group on System Architecture |
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| 本文の言語 | JPN-ONLY |
| タイトル（和） | 時分割多重実行によるシストリックリングの面積効率向上手法 |
| サブタイトル（和） | |
| タイトル（英） | |
| サブタイトル（和） | |
| キーワード(1)（和/英） | シストリックリング |
| キーワード(2)（和/英） | CGRA |
| キーワード(3)（和/英） | FPGA |
| 第 1 著者 氏名（和/英） | 山野 龍佑 |
| 第 1 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) |
| 第 2 著者 氏名（和/英） | 中島 康彦 |
| 第 2 著者 所属（和/英） | 奈良先端科学技術大学院大学(略称：奈良先端大) |
| 発表年月日 | 2017-05-23 |
| 資料番号 | CPSY2017-6,DC2017-6 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | CPSY-44,DC-45 |
| ページ範囲 | pp.27-32(CPSY), pp.27-32(DC), |
| ページ数 | 6 |
| 発行日 | 2017-05-15 (CPSY, DC) |