| 講演名 | 2017-04-20 ［招待講演］9F2型高密度セルと階層ビット線方式を採用しLPDDR2インターフェースを実装した4GビットSTT-MRAM 土田 賢二(東芝), Kwangmyoung Rho(SK hynix), Dongkeun Kim(SK hynix), 白井 豊(東芝), Jihyae Bae(SK hynix), 稲場 恒夫(東芝), 野呂 寛洋(東芝), Hyunin Moon(SK hynix), Sungwoong Chung(SK hynix), 須之内 一正(東芝), Jinwon Park(SK hynix), Kiseon Park(SK hynix), 山本 明人(東芝), Seoungju Chung(SK hynix), Hyeongon Kim(SK hynix), |
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| 抄録(和) | 開発した4Gb STT-MRAMは、垂直記録型TMR素子を採用した1T1MTJ型のメモリセルを導入する事で90nm×90nm(9F2)の高密度なセルサイズを実現している。加えて高密度アレイ化実現のため、階層ビット線方式やメモリセルトランジスタを適用したカラム選択回路を搭載することで、約44%のメモリバンクの高さの抑制を達成した。一方、ページサイズが小さいというMRAM固有の特徴においても、低消費電力型モバイルDRAMに採用されているLPDDR2仕様との互換性を確保するため、新規なコマンド入力タイミングを採用した。本STT-MRAMのチップ面積は107.5mm2であり、これまで発表されたチップに比較して約1/14の単位面積当たりのチップサイズを達成している。 |
| 抄録(英) | The experimental 4-Gbit STT-MRAM with 9F2 1T1MTJ cell of 90nm by 90nm is presented. Hierarchical bit line architecture along with two circuit techniques contributes to total 44% reduction in bank height. In order to achieve the LPDDR2 compatible specifications even in a STT-MRAM, which has a smaller page-size than DRAM, the modifications for column command timing sequence are newly proposed. The chip size of 4Gbit STT-MRAM is 107.5 mm2, which is 14 times smaller than the previous best record. |
| キーワード(和) | スピン注入型MRAM / 垂直記録型TMR素子 / 階層ビット線方式 / LPDDR2インターフェース |
| キーワード(英) | STT-MRAM / Perpendicular-TMR / Hierarchical Bitline Architecture / LPDDR2 Interface |
| 資料番号 | ICD2017-3 |
| 発行日 | 2017-04-13 (ICD) |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2017/4/20(から2日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | |
| テーマ（和） | メモリ技術と集積回路関連一般 |
| テーマ（英） | |
| 委員長氏名（和） | 藤島 実(広島大) |
| 委員長氏名（英） | Minoru Fujishima(Hiroshima Univ.) |
| 副委員長氏名（和） | 日高 秀人(ルネサス エレクトロニクス) |
| 副委員長氏名（英） | Hideto Hidaka(Renesas) |
| 幹事氏名（和） | 吉田 毅(広島大) / 高宮 真(東大) |
| 幹事氏名（英） | Takeshi Yoshida(Hiroshima Univ.) / Makoto Takamiya(Univ. of Tokyo) |
| 幹事補佐氏名（和） | 橋本 隆(パナソニック) / 夏井 雅典(東北大) / 伊藤 浩之(東工大) / 範 公可(電通大) |
| 幹事補佐氏名（英） | Takashi Hashimoto(Panasonic) / Masanori Natsui(Tohoku Univ.) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Integrated Circuits and Devices |
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| 本文の言語 | JPN |
| タイトル（和） | ［招待講演］9F2型高密度セルと階層ビット線方式を採用しLPDDR2インターフェースを実装した4GビットSTT-MRAM |
| サブタイトル（和） | |
| タイトル（英） | [Invited Talk] A 4Gb LPDDR2 STT-MRAM with Compact 9F2 1T1MTJ Cell and Hierarchical Bitline Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | スピン注入型MRAM / STT-MRAM |
| キーワード(2)（和/英） | 垂直記録型TMR素子 / Perpendicular-TMR |
| キーワード(3)（和/英） | 階層ビット線方式 / Hierarchical Bitline Architecture |
| キーワード(4)（和/英） | LPDDR2インターフェース / LPDDR2 Interface |
| 第 1 著者 氏名（和/英） | 土田 賢二 / Kenji Tsuchida |
| 第 1 著者 所属（和/英） | 株式会社 東芝(略称：東芝) Toshiba Corporation(略称：Toshiba) |
| 第 2 著者 氏名（和/英） | Kwangmyoung Rho / Kwangmyoung Rho |
| 第 2 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 3 著者 氏名（和/英） | Dongkeun Kim / Dongkeun Kim |
| 第 3 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 4 著者 氏名（和/英） | 白井 豊 / Yutaka Shirai |
| 第 4 著者 所属（和/英） | 株式会社 東芝(略称：東芝) Toshiba Corporation(略称：Toshiba) |
| 第 5 著者 氏名（和/英） | Jihyae Bae / Jihyae Bae |
| 第 5 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 6 著者 氏名（和/英） | 稲場 恒夫 / Tsuneo Inaba |
| 第 6 著者 所属（和/英） | 株式会社 東芝(略称：東芝) Toshiba Corporation(略称：Toshiba) |
| 第 7 著者 氏名（和/英） | 野呂 寛洋 / Hiromi Noro |
| 第 7 著者 所属（和/英） | 株式会社 東芝(略称：東芝) Toshiba Corporation(略称：Toshiba) |
| 第 8 著者 氏名（和/英） | Hyunin Moon / Hyunin Moon |
| 第 8 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 9 著者 氏名（和/英） | Sungwoong Chung / Sungwoong Chung |
| 第 9 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 10 著者 氏名（和/英） | 須之内 一正 / Kazumasa Sunouchi |
| 第 10 著者 所属（和/英） | 株式会社 東芝(略称：東芝) Toshiba Corporation(略称：Toshiba) |
| 第 11 著者 氏名（和/英） | Jinwon Park / Jinwon Park |
| 第 11 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 12 著者 氏名（和/英） | Kiseon Park / Kiseon Park |
| 第 12 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 13 著者 氏名（和/英） | 山本 明人 / Akihito Yamamoto |
| 第 13 著者 所属（和/英） | 株式会社 東芝(略称：東芝) Toshiba Corporation(略称：Toshiba) |
| 第 14 著者 氏名（和/英） | Seoungju Chung / Seoungju Chung |
| 第 14 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 第 15 著者 氏名（和/英） | Hyeongon Kim / Hyeongon Kim |
| 第 15 著者 所属（和/英） | SK hynix Semiconductor(略称：SK hynix) SK hynix Semiconductor(略称：SK hynix) |
| 発表年月日 | 2017-04-20 |
| 資料番号 | ICD2017-3 |
| 巻番号（vol） | vol.117 |
| 号番号（no） | ICD-9 |
| ページ範囲 | pp.11-16(ICD), |
| ページ数 | 6 |
| 発行日 | 2017-04-13 (ICD) |