| 講演名 | 2017-03-01 歩留まり改善を考慮した電力削減のための製造後遅延調整手法 増子 駿(会津大), 小平 行秀(会津大), |
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| 抄録(和) | 集積回路の微細加工技術の進歩に伴い，製造後の遅延ばらつきによるタイミング違反が原因でチップの歩留まりが低下している．近年，製造前にProgrammable Delay Element (PDE)と呼ばれる遅延調整可能素子をクロック木に挿入し，製造後にタイミング違反を解消するようにPDEの遅延を調整し，チップの歩留まりを改善する製造後遅延調整が検討されている．これまでに，PDEをバッファとマルチプレクサにより構成し，最適なPDEの遅延調整を多項式時間で探索する手法が提案された．しかし，既存のPDE構造では，クロック信号がスイッチングするとき，PDE内の全てのバッファがスイッチングするため，電力が高くなる．そこで，本稿では，電力を削減するためのPDE構造と遅延調整アルゴリズムを提案する．計算機実験により，提案手法は既存手法と同程度の歩留まり改善を達成しつつ，電力を削減することを示す． |
| 抄録(英) | Due to the progress of the process technology in LSI, the yield of chips is reduced by the timing violation because of the timing violation after fabrication. Recently, post-silicon delay tuning, which inserts programmable delay elements (PDEs) into the clock tree before fabrication and sets the delays of PDEs to recover timing violation after fabrication, is promising to improve the yield. In an existing method, a PDE is constructed by buffers and a multiplexer and a delay of each PDE is determined by a delay tuning algorithm that finds an optimum solution in polynomial time. However, the power becomes high in the existing PDE structure since all buffers in PDEs are switched when the clock signal is switched. In this paper, a PDE structure and a delay tuning algorithm to reduce the power are proposed. The experimental result shows that the proposed method keeps the high yield and reduces the power compared to the existing method. |
| キーワード(和) | 製造後遅延調整 / 製造後遅延調整素子 / 歩留まり改善 / 電力削減 |
| キーワード(英) | Post-silicon delay tuning / Programmable delay element (PDE) / Yield improvement / Power reduction |
| 資料番号 | VLD2016-104 |
| 発行日 | 2017-02-22 (VLD) |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2017/3/1(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 竹中 崇(NEC) |
| 委員長氏名（英） | Takashi Takenana(NEC) |
| 副委員長氏名（和） | 越智 裕之(立命館大) |
| 副委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 幹事氏名（和） | 福田 大輔(富士通研) / 永山 忍(広島市大) |
| 幹事氏名（英） | Daisuke Fukuda(Fujitsu Labs.) / Shinobu Nagayama(Hiroshima City Univ.) |
| 幹事補佐氏名（和） | Parizy Matthieu(富士通研) |
| 幹事補佐氏名（英） | Parizy Matthieu(Fujitsu Labs.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 歩留まり改善を考慮した電力削減のための製造後遅延調整手法 |
| サブタイトル（和） | |
| タイトル（英） | Post-Silicon Delay Tuning Method for Power Reduction considering Yield Improvement |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 製造後遅延調整 / Post-silicon delay tuning |
| キーワード(2)（和/英） | 製造後遅延調整素子 / Programmable delay element (PDE) |
| キーワード(3)（和/英） | 歩留まり改善 / Yield improvement |
| キーワード(4)（和/英） | 電力削減 / Power reduction |
| 第 1 著者 氏名（和/英） | 増子 駿 / Hayato Mashiko |
| 第 1 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 第 2 著者 氏名（和/英） | 小平 行秀 / Yukihide Kohira |
| 第 2 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 発表年月日 | 2017-03-01 |
| 資料番号 | VLD2016-104 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-478 |
| ページ範囲 | pp.13-18(VLD), |
| ページ数 | 6 |
| 発行日 | 2017-02-22 (VLD) |