| 講演名 | 2017-03-02 TPLのための半正定値計画緩和に基づくレイアウト分割手法のポリゴン集合クラスタリングによる高速化 半田 昌平(東工大), 佐藤 真平(東工大), 高橋 篤司(東工大), |
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| 抄録(和) | |
| 抄録(英) | |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | VLD2016-111 |
| 発行日 | 2017-02-22 (VLD) |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2017/3/1(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 竹中 崇(NEC) |
| 委員長氏名（英） | Takashi Takenana(NEC) |
| 副委員長氏名（和） | 越智 裕之(立命館大) |
| 副委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 幹事氏名（和） | 福田 大輔(富士通研) / 永山 忍(広島市大) |
| 幹事氏名（英） | Daisuke Fukuda(Fujitsu Labs.) / Shinobu Nagayama(Hiroshima City Univ.) |
| 幹事補佐氏名（和） | Parizy Matthieu(富士通研) |
| 幹事補佐氏名（英） | Parizy Matthieu(Fujitsu Labs.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | TPLのための半正定値計画緩和に基づくレイアウト分割手法のポリゴン集合クラスタリングによる高速化 |
| サブタイトル（和） | |
| タイトル（英） | High-speed TPL Layout Decomposition Method based on Positive Semidefinite Relaxation using Polygon Clustering |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | 半田 昌平 / Shohei Handa |
| 第 1 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo TECH) |
| 第 2 著者 氏名（和/英） | 佐藤 真平 / Shimpei Sato |
| 第 2 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo TECH) |
| 第 3 著者 氏名（和/英） | 高橋 篤司 / Atsushi Takahashi |
| 第 3 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo TECH) |
| 発表年月日 | 2017-03-02 |
| 資料番号 | VLD2016-111 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-478 |
| ページ範囲 | pp.55-60(VLD), |
| ページ数 | 6 |
| 発行日 | 2017-02-22 (VLD) |