| 講演名 | 2017-03-02 ［招待講演］CPU-FPGA密結合アーキテクチャを用いたIoTアプリケーションの高速化手法 小林 悠記(NEC), 渡邊 義和(NEC), 柴田 誠也(NEC), 竹中 崇(NEC), 細見 岳生(NEC), 中村 祐一(NEC), |
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| 抄録(和) | 近年、CPUとFPGAが密結合したCPU-FPGA密結合アーキテクチャが注目を集めている。本稿では、CPU-FPGA密結合アーキテクチャを活用したアクセラレーション手法を紹介する。CPU-FPGA密結合アーキテクチャでは、CPUとFPGA間でメインメモリ空間を共有し高速にアクセスできるという特徴があるが、その通信性能を十分引き出すためにはハードウェア及びソフトウェア双方を注意深く設計する必要がある。そこで我々は、データのパッキングによる通信効率向上手法、及び、リングキューを活用した通信手法を開発した。評価実験では、本手法を高精度な分析処理を行うIoTアプリに適用し、同アプリのカーネル処理の高速化に有効なことを確認した。 |
| 抄録(英) | CPU-FPGA tightly coupled architecture is an emerging architecture where FPGA is tightly coupled with CPU. We introduce an acceleration method that exploits the CPU-FPGA tightly coupled architecture. The advantages of such CPU-FPGA tightly coupled architecture include a broadband interconnect for the main memory space shared by CPU and FPGA. However, it requires careful design of both hardware and software to fully exploit the potential communication performance of the architecture. We developed a data packing technique to improve the efficiency of communication, and communication scheme that utilizes ring queues. We applied the developed techniques to an IoT application that performs the high-accuracy analysis of real world and confirmed that they are effective for accelerating the kernel function of the application. |
| キーワード(和) | FPGA / CPU-FPGA密結合アーキテクチャ / IoT / リングキュー |
| キーワード(英) | FPGA / CPU-FPGA tightly coupled architecture / IoT / Ring-queue |
| 資料番号 | VLD2016-115 |
| 発行日 | 2017-02-22 (VLD) |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2017/3/1(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 竹中 崇(NEC) |
| 委員長氏名（英） | Takashi Takenana(NEC) |
| 副委員長氏名（和） | 越智 裕之(立命館大) |
| 副委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 幹事氏名（和） | 福田 大輔(富士通研) / 永山 忍(広島市大) |
| 幹事氏名（英） | Daisuke Fukuda(Fujitsu Labs.) / Shinobu Nagayama(Hiroshima City Univ.) |
| 幹事補佐氏名（和） | Parizy Matthieu(富士通研) |
| 幹事補佐氏名（英） | Parizy Matthieu(Fujitsu Labs.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | ［招待講演］CPU-FPGA密結合アーキテクチャを用いたIoTアプリケーションの高速化手法 |
| サブタイトル（和） | |
| タイトル（英） | [Invited Talk] Accelerating an IoT Application by using CPU-FPGA tightly coupled architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | CPU-FPGA密結合アーキテクチャ / CPU-FPGA tightly coupled architecture |
| キーワード(3)（和/英） | IoT / IoT |
| キーワード(4)（和/英） | リングキュー / Ring-queue |
| 第 1 著者 氏名（和/英） | 小林 悠記 / Yuki Kobayashi |
| 第 1 著者 所属（和/英） | 日本電気株式会社(略称：NEC) NEC Corporation(略称：NEC) |
| 第 2 著者 氏名（和/英） | 渡邊 義和 / Yoshikazu Watanabe |
| 第 2 著者 所属（和/英） | 日本電気株式会社(略称：NEC) NEC Corporation(略称：NEC) |
| 第 3 著者 氏名（和/英） | 柴田 誠也 / Seiya Shibata |
| 第 3 著者 所属（和/英） | 日本電気株式会社(略称：NEC) NEC Corporation(略称：NEC) |
| 第 4 著者 氏名（和/英） | 竹中 崇 / Takashi Takenaka |
| 第 4 著者 所属（和/英） | 日本電気株式会社(略称：NEC) NEC Corporation(略称：NEC) |
| 第 5 著者 氏名（和/英） | 細見 岳生 / Takeo Hosomi |
| 第 5 著者 所属（和/英） | 日本電気株式会社(略称：NEC) NEC Corporation(略称：NEC) |
| 第 6 著者 氏名（和/英） | 中村 祐一 / Yuichi Nakamura |
| 第 6 著者 所属（和/英） | 日本電気株式会社(略称：NEC) NEC Corporation(略称：NEC) |
| 発表年月日 | 2017-03-02 |
| 資料番号 | VLD2016-115 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-478 |
| ページ範囲 | pp.79-79(VLD), |
| ページ数 | 1 |
| 発行日 | 2017-02-22 (VLD) |