| 講演名 | 2017-03-01 同期式RTLモデルから非同期式RTLモデルへの変換ツールの実装 仙波 翔吾(会津大), 齋藤 寛(会津大), |
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| 抄録(和) | 本稿では，同期式Register Transfer Level (RTL)モデルから束データ方式による非同期式RTLモデルを生成する変換ツールを提案する．提案する変換ツールは，同期式RTLモデルをExtensible Markup Language (XML)で表現し，XMLから非同期式RTLモデルの生成やシミュレーションモデルの生成，及び制約の生成を行う．実験では，幾つかのベンチマークに対して，提案する変換ツールを用いて同期式RTLモデルから非同期式RTLモデルへの変換を行い，変換時間の評価，論理シミュレーションによる機能検証，及び面積の評価を行った． |
| 抄録(英) | This paper proposes a transformation tool that generates an asynchronous Register Transfer Level (RTL) model with bundled-data implementation from a synchronous RTL model. The proposed transformation tool represents a synchronous RTL model to Extensible Markup Language (XML). Then, the proposed transformation tool generates an asynchronous RTL model, a simulation model, and a set of design constraints from XML. In the experiments, for several benchmarks, transformation from a synchronous RTL model to an asynchronous RTL model was carried out using the proposed transformation tool. We carried out the evaluation of the transformation time, the functional verification by logic simulation, and the evaluation of circuit area. |
| キーワード(和) | 非同期式回路 / 高位合成 / 論理シミュレーション |
| キーワード(英) | Asynchronous circuits / High level synthesis / Logic simulation |
| 資料番号 | VLD2016-107 |
| 発行日 | 2017-02-22 (VLD) |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2017/3/1(から3日開催) |
| 開催地（和） | 沖縄県青年会館 |
| 開催地（英） | Okinawa Seinen Kaikan |
| テーマ（和） | システムオンシリコンを支える設計技術 |
| テーマ（英） | |
| 委員長氏名（和） | 竹中 崇(NEC) |
| 委員長氏名（英） | Takashi Takenana(NEC) |
| 副委員長氏名（和） | 越智 裕之(立命館大) |
| 副委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) |
| 幹事氏名（和） | 福田 大輔(富士通研) / 永山 忍(広島市大) |
| 幹事氏名（英） | Daisuke Fukuda(Fujitsu Labs.) / Shinobu Nagayama(Hiroshima City Univ.) |
| 幹事補佐氏名（和） | Parizy Matthieu(富士通研) |
| 幹事補佐氏名（英） | Parizy Matthieu(Fujitsu Labs.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies |
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| 本文の言語 | JPN |
| タイトル（和） | 同期式RTLモデルから非同期式RTLモデルへの変換ツールの実装 |
| サブタイトル（和） | |
| タイトル（英） | Implementation of a Transformation tool from Synchronous RTL Models to Asynchronous RTL Models |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 非同期式回路 / Asynchronous circuits |
| キーワード(2)（和/英） | 高位合成 / High level synthesis |
| キーワード(3)（和/英） | 論理シミュレーション / Logic simulation |
| 第 1 著者 氏名（和/英） | 仙波 翔吾 / Shogo Senba |
| 第 1 著者 所属（和/英） | 会津大学(略称：会津大) University of Aizu(略称：UoA) |
| 第 2 著者 氏名（和/英） | 齋藤 寛 / Hiroshi Saito |
| 第 2 著者 所属（和/英） | 会津大学(略称：会津大) University of Aizu(略称：UoA) |
| 発表年月日 | 2017-03-01 |
| 資料番号 | VLD2016-107 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-478 |
| ページ範囲 | pp.31-36(VLD), |
| ページ数 | 6 |
| 発行日 | 2017-02-22 (VLD) |