| 講演名 | 2017-01-30 ［招待講演］サブ10 nm世代負性容量FinFETのデバイスシミュレーション 太田 裕之(産総研), 池上 勉(産総研), 服部 淳一(産総研), 福田 浩一(産総研), 右田 真司(産総研), 鳥海 明(東大), |
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| 抄録(和) | サブ10nm 世代の負性容量FinFET（NC-FinFET）のデバイス特性を新開発のtechnology computer-aided design (TCAD) により解析した．このTCADシミュレーションでは負性容量の基礎方程式であるLandau-Khalatnikov (L-K)方程式が３次元FinFETのデバイス方程式と自己無撞着に計算できる．このTCADツールを用いることにより，NC-FinFETではゲート・ドレイン間の容量カップリングにより短チャネル効果耐性が向上し，同じゲートサイズの通常のFinFETに比較して26倍程度の高いエネルギー効率が見込まれることが分かった． |
| 抄録(英) | Subthreshold operation of negative capacitance FinFETs (NC-FinFETs) at sub 10 nm gate length are analyzed with a newly developed technology computer-aided design (TCAD) simulation. This simulation fully couples the Landau-Khalatnikov (L-K) equation with the physical equations for FinFETs in 3-D. It reveals an excellent immunity against short channel effects in NC-FinFETs owing to NC-enhancement by the gate-to-drain coupling, for the first time. NC-FinFETs with a gate length of 10 nm are projected to operate with more than 26 times energy-efficiency of conventional FinFETs. |
| キーワード(和) | 強誘電 / 負性容量 / コンピュータ支援設計 / 低消費 / サブスレショルド / 急峻 |
| キーワード(英) | ferroelectric / negative capacitance / technology computer-aided design / low power / subthreshold / steep |
| 資料番号 | SDM2016-133 |
| 発行日 | 2017-01-23 (SDM) |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2017/1/30(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 先端ＣＭＯＳデバイス・ プロセス技術（ＩＥＤＭ特集） |
| テーマ（英） | |
| 委員長氏名（和） | 国清 辰也(ルネサス エレクトロニクス) |
| 委員長氏名（英） | Tatsuya Kunikiyo(Renesas) |
| 副委員長氏名（和） | 品田 高宏(東北大) |
| 副委員長氏名（英） | Takahiro Shinada(Tohoku Univ.) |
| 幹事氏名（和） | 黒田 理人(東北大) / 山口 直(ルネサス エレクトロニクス) |
| 幹事氏名（英） | Rihito Kuroda(Tohoku Univ.) / Tadashi Yamaguchi(Renesas) |
| 幹事補佐氏名（和） | 池田 浩也(静岡大) |
| 幹事補佐氏名（英） | Hiroya Ikeda(Shizuoka Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Silicon Device and Materials |
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| 本文の言語 | JPN |
| タイトル（和） | ［招待講演］サブ10 nm世代負性容量FinFETのデバイスシミュレーション |
| サブタイトル（和） | |
| タイトル（英） | [Invited Talk] Fully Coupled 3-D Device Simulation of Negative Capacitance FinFETs for Sub 10 nm Integration |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 強誘電 / ferroelectric |
| キーワード(2)（和/英） | 負性容量 / negative capacitance |
| キーワード(3)（和/英） | コンピュータ支援設計 / technology computer-aided design |
| キーワード(4)（和/英） | 低消費 / low power |
| キーワード(5)（和/英） | サブスレショルド / subthreshold |
| キーワード(6)（和/英） | 急峻 / steep |
| 第 1 著者 氏名（和/英） | 太田 裕之 / Hiroyuki Ota |
| 第 1 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) The National Institute of Advanced Industrial Science and Technology(略称：AIST) |
| 第 2 著者 氏名（和/英） | 池上 勉 / Tsutomu Ikegami |
| 第 2 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) The National Institute of Advanced Industrial Science and Technology(略称：AIST) |
| 第 3 著者 氏名（和/英） | 服部 淳一 / Junichi Hattori |
| 第 3 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) The National Institute of Advanced Industrial Science and Technology(略称：AIST) |
| 第 4 著者 氏名（和/英） | 福田 浩一 / Koichi Fukuda |
| 第 4 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) The National Institute of Advanced Industrial Science and Technology(略称：AIST) |
| 第 5 著者 氏名（和/英） | 右田 真司 / Shinji Migita |
| 第 5 著者 所属（和/英） | 産業技術総合研究所(略称：産総研) The National Institute of Advanced Industrial Science and Technology(略称：AIST) |
| 第 6 著者 氏名（和/英） | 鳥海 明 / Akira Toriumi |
| 第 6 著者 所属（和/英） | 東京大学(略称：東大) The University of Tokyo(略称：The Univ. of Tokyo) |
| 発表年月日 | 2017-01-30 |
| 資料番号 | SDM2016-133 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | SDM-448 |
| ページ範囲 | pp.13-16(SDM), |
| ページ数 | 4 |
| 発行日 | 2017-01-23 (SDM) |