| 講演名 | 2017-01-24 畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について 藤井 智也(東工大), 佐藤 真平(東工大), 中原 啓貴(東工大), 本村 真人(北大), |
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| 抄録(和) | 画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク(CNN: Deep Convolutional Neural Network) の識別高速化と低消費電力化が求められている. 一般的なCNN は前半部が畳込み層, 後半部がフル結合層で構成されている. 先行研究より, 畳込み層では積和演算部がボトルネックであり, フル結合層ではメモリアクセスがボトルネックである. 本論文では, フル結合層ではニューロンを刈ることで, 重みを格納したメモリを削減し, フル結合層のメモリアクセスを高速化する. 従って, FPGA のオンチップメモリ上にフル結合層の重みを全て格納でき,メモリアクセス問題を解決できる. また, 本論文ではFPGA のオンチップメモリと組み合わせた高速なフル結合層回路を提案する. 提案する閾値ニューロン刈りにより, 元の認識精度に対して99%同等な場合はVGG-11 におけるフル結合層のニューロンを76.4%削減でき, 95%認識精度を許容できればニューロン数を91.7%削減できた. ニューロン刈りを行ったフル結合層をDigilent 社NetFPGA-1G-CML ボードに実装し, ARM プロセッサ(CPU), Jetson TK1 (GPU)と比較を行った結果, 遅延時間に関してはFPGA はCPU よりも219.0 倍高速であり, GPU よりも12.5 倍高速であった. また, 消費電力性能効率(Performance/Power) に関してはCPU よりも87.69 倍優れており, GPU よりも12.51 倍優れていた. |
| 抄録(英) | For a pre-trained deep convolutional neural network (CNN) aim at an embedded system, a high-speed and a low power consumption are required. In the former of the CNN, it consists of convolutional layers, while in the latter, it consists of fully connection layers. In the convolutional layer, the multipliy accumulation operation is a bottleneck, while the fully connection layer, the memory access is a bottleneck. In this paper, we propose a neuron pruning technique which eliminates almost part of the weight memory. In that case, it is realized by an on-chip memory on the FPGA. Thus, it acheives a high speed memory access. In this paper, we propose a sequential-input parallel-output fully connection layer circuit. The experimental results showed that, by the neuron pruning, as for the fully connected layer on the VGG-11 CNN, the number of neurons was reduced by 76.4% with keeping the 99% accuracy. We implemented the fully connected layers on the Digilent Inc. NetFPGA-1G-CML FPGA board. Comparison with the CPU (ARM Cortex A15 processor) and the GPU (Jetson TK1 Kepler), as for a delay time, the FPGA was 219.0 times faster than the CPU and 12.5 times faster than the GPU. Also, a performance per power efficiency was 87.69 times better than CPU and 12.51 times better than GPU. |
| キーワード(和) | 畳込みニューラルネットワーク / FPGA / 枝刈り |
| キーワード(英) | Convolutinal Neural Network / FPGA / Pruning |
| 資料番号 | VLD2016-79,CPSY2016-115,RECONF2016-60 |
| 発行日 | 2017-01-16 (VLD, CPSY, RECONF) |
| 研究会情報 | |
| 研究会 | CPSY / RECONF / VLD / IPSJ-SLDM / IPSJ-ARC |
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| 開催期間 | 2017/1/23(から3日開催) |
| 開催地（和） | 慶大日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio Univ. |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 委員長氏名（和） | 中島 康彦(奈良先端大) / 渡邊 実(静岡大) / 竹中 崇(NEC) / 福井 正博(立命館大) / 五島 正裕(NII) |
| 委員長氏名（英） | Yasuhiko Nakashima(NAIST) / Minoru Watanabe(Shizuoka Univ.) / Takashi Takenana(NEC) / Masahiro Fukui(Ritsumeikan Univ.) / 五島 正裕(NII) |
| 副委員長氏名（和） | 中野 浩嗣(広島大) / 入江 英嗣(東大) / 本村 真人(北大) / 柴田 裕一郎(長崎大) / 越智 裕之(立命館大) |
| 副委員長氏名（英） | Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Masato Motomura(Hokkaido Univ.) / Yuichiro Shibata(Nagasaki Univ.) / Hiroyuki Ochi(Ritsumeikan Univ.) |
| 幹事氏名（和） | 三吉 貴史(富士通研) / 鯉渕 道紘(NII) / 山口 佳樹(筑波大) / 谷川 一哉(広島市大) / 福田 大輔(富士通研) / 永山 忍(広島市大) / 横山 昌生(シャープ) / 高島 康裕(北九州市大) / 西出 岳央(東芝) / 小野 貴継(九大) / 近藤 正章(東大) / 長谷川 揚平(東芝) / 三輪 忍(電通大) |
| 幹事氏名（英） | Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Yoshiki Yamaguchi(Univ. of Tsukuba) / Kazuya Tanigawa(Hiroshima City Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Shinobu Nagayama(Hiroshima City Univ.) / Masao Yokoyama(Sharp) / Yasuhiro Takashima(Kitakyushu City Univ.) / Takeo Nishide(Toshiba) / 小野 貴継(九大) / 近藤 正章(東大) / 長谷川 揚平(東芝) / 三輪 忍(電通大) |
| 幹事補佐氏名（和） | 大川 猛(宇都宮大) / 高前田 伸也(北大) / 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) / Parizy Matthieu(富士通研) |
| 幹事補佐氏名（英） | Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(Hokkaido Univ.) / Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) / Parizy Matthieu(Fujitsu Labs.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on VLSI Design Technologies / Special Interest Group on System and LSI Design Methodology / Special Interest Group on System Architecture |
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| 本文の言語 | JPN |
| タイトル（和） | 畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について |
| サブタイトル（和） | |
| タイトル（英） | A Memory Reduction with Neuron Pruning for a Convolutional Neural Network: Its FPGA Realization |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 畳込みニューラルネットワーク / Convolutinal Neural Network |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | 枝刈り / Pruning |
| 第 1 著者 氏名（和/英） | 藤井 智也 / Tomoya Fujii |
| 第 1 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 2 著者 氏名（和/英） | 佐藤 真平 / Simpei Sato |
| 第 2 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 3 著者 氏名（和/英） | 中原 啓貴 / Hiroki Nakahara |
| 第 3 著者 所属（和/英） | 東京工業大学(略称：東工大) Tokyo Institute of Technology(略称：Tokyo Tech) |
| 第 4 著者 氏名（和/英） | 本村 真人 / Masato Motomura |
| 第 4 著者 所属（和/英） | 北海道大学(略称：北大) Hokkaido University(略称：Hokkaido univ.) |
| 発表年月日 | 2017-01-24 |
| 資料番号 | VLD2016-79,CPSY2016-115,RECONF2016-60 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-415,CPSY-416,RECONF-417 |
| ページ範囲 | pp.55-60(VLD), pp.55-60(CPSY), pp.55-60(RECONF), |
| ページ数 | 6 |
| 発行日 | 2017-01-16 (VLD, CPSY, RECONF) |