| 講演名 | 2016-11-28 Xilinx FPGAのためのRTL記述からの一般同期式回路の実装フロー 寺田 万理(会津大), 増子 駿(会津大), 小平 行秀(会津大), |
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| 抄録(和) | 近年，様々な分野でFPGAでの回路実装が用いられている．これまでに，より高速な回路を実現するために，クロック信号を各レジスタに異なるタイミングで分配することを許容する一般同期式回路をXilinx社のFPGAに実装するための設計フローが提案された．しかし，既存手法では動作する一般同期式回路を得るために余分なマージンを付加する場合があり，高速化が不十分である．また，既存手法のフローの入力として与えられる回路はゲートレベル記述であるため，実用的ではない．そこで本稿では，既存手法を改善し，Xilinx社のFPGAに対して，回路部分変更機能を用いてクロック回路のみを変更し，余分なマージンを付加せずに高速動作する一般同期式回路を実装し，RTL記述から一般同期式回路を実装するための設計フローを提案し，計算機実験で提案手法の効果を確認する． |
| 抄録(英) | Recently, the logic circuits are implemented to FPGA in many fields. To achieve faster circuits, a design flow to implement general-synchronous circuits that allow to distribute the clock signal at different timings to the registers in FPGA produced by Xilinx has been proposed.However, since the excess margins are often added to work the general-synchronous circuits correctly in the existing method, the performance improvement by the existing method is not enough.Furthermore, in the existing method, since circuits given as the inputs of the flow are represented in gate-level, it is not practical.In this paper, to improve the existing method, we propose a design flow to implement the general-synchronous circuits to FPGA produced by Xilinx by using the engineering change order without adding the excess margins from the RTL representation.Experiment shows the effectiveness of the proposed method. |
| キーワード(和) | Xilinx FPGA / 部分変更機能 / 一般同期方式 |
| キーワード(英) | Xilinx FPGA / engineering change order / general-synchronous framework |
| 資料番号 | VLD2016-48,DC2016-42 |
| 発行日 | 2016-11-21 (VLD, DC) |
| 研究会情報 | |
| 研究会 | VLD / DC / CPSY / RECONF / CPM / ICD / IE |
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| 開催期間 | 2016/11/28(から3日開催) |
| 開催地（和） | 立命館大学大阪いばらきキャンパス |
| 開催地（英） | Ritsumeikan University, Osaka Ibaraki Campus |
| テーマ（和） | デザインガイア2016 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2016 -New Field of VLSI Design- |
| 委員長氏名（和） | 竹中 崇(NEC) / 井上 美智子(奈良先端大) / 中島 康彦(奈良先端大) / 渡邊 実(静岡大) / 野毛 悟(沼津高専) / 藤島 実(広島大) / 高村 誠之(NTT) |
| 委員長氏名（英） | Takashi Takenana(NEC) / Michiko Inoue(NAIST) / Yasuhiko Nakashima(NAIST) / Minoru Watanabe(Shizuoka Univ.) / Satoru Noge(Numazu National College of Tech.) / Minoru Fujishima(Hiroshima Univ.) / Seishi Takamura(NTT) |
| 副委員長氏名（和） | 越智 裕之(立命館大) / 福本 聡(首都大東京) / 中野 浩嗣(広島大) / 入江 英嗣(東大) / 本村 真人(北大) / 柴田 裕一郎(長崎大) / 廣瀬 文彦(山形大) / 日高 秀人(ルネサス エレクトロニクス) / 浜本 隆之(東京理科大) / 市ヶ谷 敦郎(NHK) |
| 副委員長氏名（英） | Hiroyuki Ochi(Ritsumeikan Univ.) / Satoshi Fukumoto(Tokyo Metropolitan Univ.) / Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Masato Motomura(Hokkaido Univ.) / Yuichiro Shibata(Nagasaki Univ.) / Fumihiko Hirose(Yamagata Univ.) / Hideto Hidaka(Renesas) / Takayuki Hamamoto(Tokyo Univ. of Science) / Atsuro Ichigaya(NHK) |
| 幹事氏名（和） | 福田 大輔(富士通研) / 永山 忍(広島市大) / 吉村 正義(京都産大) / 金子 晴彦(東工大) / 三吉 貴史(富士通研) / 鯉渕 道紘(NII) / 山口 佳樹(筑波大) / 谷川 一哉(広島市大) / 小舘 淳一(NTT) / 岩田 展幸(日大) / 吉田 毅(広島大) / 高宮 真(東大) / 坂東 幸浩(NTT) / 宮田 高道(千葉工大) |
| 幹事氏名（英） | Daisuke Fukuda(Fujitsu Labs.) / Shinobu Nagayama(Hiroshima City Univ.) / Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Haruhiko Kaneko(Tokyo Inst. of Tech.) / Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Yoshiki Yamaguchi(Univ. of Tsukuba) / Kazuya Tanigawa(Hiroshima City Univ.) / Junichi Kodate(NTT) / Nobuyuki Iwata(Nihon Univ.) / Takeshi Yoshida(Hiroshima Univ.) / Makoto Takamiya(Univ. of Tokyo) / Yukihiro Bandoh(NTT) / Takamichi Miyata(Chiba Inst. of Tech.) |
| 幹事補佐氏名（和） | Parizy Matthieu(富士通研) / / 大川 猛(宇都宮大) / 高前田 伸也(奈良先端大) / 三好 健文(イーツリーズ・ジャパン) / 小林 悠記(NEC) / 坂本 尊(NTT) / 中村 雄一(豊橋技科大) / 橋本 隆(パナソニック) / 夏井 雅典(東北大) / 伊藤 浩之(東工大) / 範 公可(電通大) / 河村 圭(KDDI研) / 高橋 桂太(名大) |
| 幹事補佐氏名（英） | Parizy Matthieu(Fujitsu Labs.) / / Takeshi Ohkawa(Utsunomiya Univ.) / Shinya Takameda(NAIST) / Takefumi Miyoshi(e-trees.Japan) / Yuuki Kobayashi(NEC) / Takashi Sakamoto(NTT) / Yuichi Nakamura(Toyohashi Univ. of Tech.) / Takashi Hashimoto(Panasonic) / Masanori Natsui(Tohoku Univ.) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Kei Kawamura(KDDI R&D Labs.) / Keita Takahashi(Nagoya Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on Component Parts and Materials / Technical Committee on Integrated Circuits and Devices / Technical Committee on Image Engineering |
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| 本文の言語 | JPN |
| タイトル（和） | Xilinx FPGAのためのRTL記述からの一般同期式回路の実装フロー |
| サブタイトル（和） | |
| タイトル（英） | Implementation Flow of General-Synchronous Circuits from RTL Representation for Xilinx FPGA |
| サブタイトル（和） | |
| キーワード(1)（和/英） | Xilinx FPGA / Xilinx FPGA |
| キーワード(2)（和/英） | 部分変更機能 / engineering change order |
| キーワード(3)（和/英） | 一般同期方式 / general-synchronous framework |
| 第 1 著者 氏名（和/英） | 寺田 万理 / Manri Terada |
| 第 1 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 第 2 著者 氏名（和/英） | 増子 駿 / Hayato Mashiko |
| 第 2 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 第 3 著者 氏名（和/英） | 小平 行秀 / Yukihide Kohira |
| 第 3 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 発表年月日 | 2016-11-28 |
| 資料番号 | VLD2016-48,DC2016-42 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-330,DC-331 |
| ページ範囲 | pp.25-30(VLD), pp.25-30(DC), |
| ページ数 | 6 |
| 発行日 | 2016-11-21 (VLD, DC) |