| 講演名 | 2016-05-21 深層神経回路網のハードウェア実装におけるシナプス荷重値分解能に関する研究 栗原 祥太(東北大), 守谷 哲(東北大), 秋間 学尚(東北大), 櫻庭 政夫(東北大), 佐藤 茂雄(東北大), |
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| 抄録(和) | 深層学習とはニューラルネットワークを多層にして学習させる機械学習の方法の一つである. この深層学習が注目を集めている理由は、画像認識や音声認識などの分野で従来の手法に比べて非常に高い精度を示したことがである. 最近では深層神経回路網のハードウェア化に関する研究も盛んに行われているが、実装の規模を決める大きな要因の一つがシナプス荷重値を保存するメモリのハードウェアコストである. そこで本報告ではシナプス荷重値のビット幅を変化させていったときの学習性能が荷重値に対してどのように変化していくかについて調査する. |
| 抄録(英) | Deep learning implemented on a multi-layered network is one of the machine learning methods. The reason why deep learning attracts attention is the fact that it has high performance in image and speech recognition in comparison with conventional methods. Recently the hardware implementation of deep neural network has been studied actively, and one of the main factors limit the degree of integration is the hardware cost of synaptic weight memories. Therefore,in this report we study about the relation between the bit width of synaptic weights and learning performance. |
| キーワード(和) | 深層学習 / ニューラルネットワーク / ハードウェア / シナプス荷重値 |
| キーワード(英) | Deep Learning / Neural Network / Hardware / Synaptic Weight |
| 資料番号 | NC2016-5 |
| 発行日 | 2016-05-14 (NC) |
| 研究会情報 | |
| 研究会 | MBE / NC |
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| 開催期間 | 2016/5/21(から1日開催) |
| 開催地（和） | 富山大学 |
| 開催地（英） | University of Toyama |
| テーマ（和） | ME, 一般 |
| テーマ（英） | |
| 委員長氏名（和） | 小林 哲生(京大) / 斎藤 利通(法政大) |
| 委員長氏名（英） | Tetsuo Kobayashi(Kyoto Univ.) / Toshimichi Saito(Hosei Univ.) |
| 副委員長氏名（和） | 福岡 豊(工学院大) / 佐藤 茂雄(東北大) |
| 副委員長氏名（英） | Yutaka Fukuoka(Kogakuin Univ.) / Shigeo Sato(Tohoku Univ.) |
| 幹事氏名（和） | 中村 和浩(秋田脳研) / 田中 久弥(工学院大) / 堀尾 恵一(九工大) / 田中 宏喜(京都産大) |
| 幹事氏名（英） | Kazuhiro Nakamura(akita noken) / Hisaya Tanaka(Kogakuin Univ.) / Keiichi Horio(Kyushu Inst. of Tech.) / Hiroki Tanaka(Kyoto Sangyo Univ.) |
| 幹事補佐氏名（和） | 笈田 武範(京大) / 堀江 亮太(芝浦工大) / 神原 裕行(東工大) / 秋間 学尚(東北大) |
| 幹事補佐氏名（英） | Takenori Oida(Kyoto Univ.) / Ryota Horie(Shibaura Inst. of Tech.) / Hiroyuki Kanbara(Tokyo Inst. of Tech.) / Hisanao Akima(Tohoku Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on ME and Bio Cybernetics / Technical Committee on Neurocomputing |
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| 本文の言語 | JPN |
| タイトル（和） | 深層神経回路網のハードウェア実装におけるシナプス荷重値分解能に関する研究 |
| サブタイトル（和） | |
| タイトル（英） | A Study on Synaptic Weight Resolution in Hardware Implementation of Deep Neural Network |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 深層学習 / Deep Learning |
| キーワード(2)（和/英） | ニューラルネットワーク / Neural Network |
| キーワード(3)（和/英） | ハードウェア / Hardware |
| キーワード(4)（和/英） | シナプス荷重値 / Synaptic Weight |
| 第 1 著者 氏名（和/英） | 栗原 祥太 / Shouta Kurihara |
| 第 1 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 第 2 著者 氏名（和/英） | 守谷 哲 / Satoshi Moriya |
| 第 2 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 第 3 著者 氏名（和/英） | 秋間 学尚 / Hisanao Akima |
| 第 3 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 第 4 著者 氏名（和/英） | 櫻庭 政夫 / Masao Sakuraba |
| 第 4 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 第 5 著者 氏名（和/英） | 佐藤 茂雄 / Shigeo Sato |
| 第 5 著者 所属（和/英） | 東北大学(略称：東北大) Tohoku University(略称：Tohoku Univ.) |
| 発表年月日 | 2016-05-21 |
| 資料番号 | NC2016-5 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | NC-59 |
| ページ範囲 | pp.23-28(NC), |
| ページ数 | 6 |
| 発行日 | 2016-05-14 (NC) |