| 講演名 | 2016-05-11 FPGA向けMBU訂正回路の提案 中村 祐士(熊本大), 寺岡 拓也(熊本大), 尼崎 太樹(熊本大), 飯田 全広(熊本大), 久我 守弘(熊本大), 末吉 敏則(熊本大), |
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| 抄録(和) | トランジスタサイズの微細化により，メモリに対するソフトエラーの影響が顕著になってきている．微細化がナノスケールに達した現在，一度の放射線衝突により複数のビットが反転するMBU（Multiple Bit Upset）が問題となっている．既存の対策手法としてTMR（Triple Modular Redundancy）やECC（Error Correcting Code）が挙げられるが，大きな面積を必要とするうえ，MBUに対して脆弱である．そこで本研究では，FPGAのコンフィギュレーションメモリを対象としたDMR（Double Modular Redundancy）ベースエラー訂正回路を提案する．さらに，この提案回路とビットインターリーブ法を組み合わせることで，MBUへの対策を行う．この際，メモリに応じたビットインターリーブ距離を算出するために，MBUパターンとその確率を出力するソフトエラーシミュレータの開発を行う．評価より，DMRベースエラー訂正回路はECCやTMRと比べて面積を削減することができることを確認した．また，シミュレーションを行った結果，提案の回路構成で最適なビットインターリーブ距離は4であることが分かった． |
| 抄録(英) | Due to reaching the nanoscale transistor size, effect of soft error to the memory has become conspicuous. In small device geometries, a single particle strike might affect multiple adjacent cells in a memory array resulting in a MBU (Multiple Bit Upset). Traditional fault tolerance technologies such as TMR (Triple Modular Redundancy) and ECC (Error Correcting Code) occupy the large area and have vulnerability to MBU. In this research, we propose DMR (Double Modular Redundancy) based error correct circuit and employ a combination of proposed circuit and the interleaving technique to mitigate MBU. In addition, we explain soft error simulator developed to calculate bit interleaving distance. The results show that the area of proposed circuit is the smallest when we compare the proposed circuit, ECC based error correct circuit and TMR. Simulation results show that the interleaving distance which can conceal all MBU patterns is 4. |
| キーワード(和) | ソフトエラー / MBU / ビットインターリーブ |
| キーワード(英) | Soft error / MBU / Bit interleaving technique |
| 資料番号 | VLD2016-3 |
| 発行日 | 2016-05-04 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / IPSJ-SLDM |
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| 開催期間 | 2016/5/11(から1日開催) |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 委員長氏名（和） | 松永 裕介(九大) / 福井 正博(立命館大) |
| 委員長氏名（英） | Yusuke Matsunaga(Kyushu Univ.) / Masahiro Fukui(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 竹中 崇(NEC) |
| 副委員長氏名（英） | Takashi Takenana(NEC) |
| 幹事氏名（和） | 冨山 宏之(立命館大) / 福田 大輔(富士通研) / 横山 昌生(シャープ) / 高島 康裕(北九州市大) / 西出 岳央(東芝) |
| 幹事氏名（英） | Hiroyuki Tomiyama(Ritsumeikan Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Masao Yokoyama(Sharp) / Yasuhiro Takashima(Kitakyushu City Univ.) / Takeo Nishide(Toshiba) |
| 幹事補佐氏名（和） | 谷口 一徹(立命館大) |
| 幹事補佐氏名（英） | Ittetsu Taniguchi(Ritsumeikan Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | FPGA向けMBU訂正回路の提案 |
| サブタイトル（和） | |
| タイトル（英） | Multi bit soft error tolerant FPGA architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ソフトエラー / Soft error |
| キーワード(2)（和/英） | MBU / MBU |
| キーワード(3)（和/英） | ビットインターリーブ / Bit interleaving technique |
| 第 1 著者 氏名（和/英） | 中村 祐士 / Yuji Nakamura |
| 第 1 著者 所属（和/英） | 熊本大学(略称：熊本大) Kumamoto University(略称：Kumamoto Univ.) |
| 第 2 著者 氏名（和/英） | 寺岡 拓也 / Takuya Teraoka |
| 第 2 著者 所属（和/英） | 熊本大学(略称：熊本大) Kumamoto University(略称：Kumamoto Univ.) |
| 第 3 著者 氏名（和/英） | 尼崎 太樹 / Motoki Amagasaki |
| 第 3 著者 所属（和/英） | 熊本大学(略称：熊本大) Kumamoto University(略称：Kumamoto Univ.) |
| 第 4 著者 氏名（和/英） | 飯田 全広 / Masahiro Iida |
| 第 4 著者 所属（和/英） | 熊本大学(略称：熊本大) Kumamoto University(略称：Kumamoto Univ.) |
| 第 5 著者 氏名（和/英） | 久我 守弘 / Morihiro Kuga |
| 第 5 著者 所属（和/英） | 熊本大学(略称：熊本大) Kumamoto University(略称：Kumamoto Univ.) |
| 第 6 著者 氏名（和/英） | 末吉 敏則 / Toshinori Sueyoshi |
| 第 6 著者 所属（和/英） | 熊本大学(略称：熊本大) Kumamoto University(略称：Kumamoto Univ.) |
| 発表年月日 | 2016-05-11 |
| 資料番号 | VLD2016-3 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-21 |
| ページ範囲 | pp.35-40(VLD), |
| ページ数 | 6 |
| 発行日 | 2016-05-04 (VLD) |