| 講演名 | 2016-05-11 DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法 寺田 晃太朗(早大), 柳澤 政生(早大), 戸川 望(早大), |
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| 抄録(和) | 半導体の微細化に伴い，配線遅延が相対的に増大している問題が顕著化し，高位合成段階で配線遅延を考慮する必要がある．レジスタと演算器をチップ上に分散させレジスタと演算器間の配線遅延を小さくできるレジスタ分散型アーキテクチャ（RDRアーキテクチャ）を用いることは，この問題への有効な解決方法である．また，アプリケーション上で連続した演算を中間にレジスタを挿入することなく少ないクロックサイクルで実行する演算チェイニングはアプリケーションの実行サイクル数（レイテンシ）を削減するための有効な方法である．これまで，RDRアーキテクチャを対象とした演算チェイニングを用いた高位合成手法は提案されているが，最適化の余地が残されている．本稿では，高位合成段階で配線遅延を考慮可能なRDRアーキテクチャを対象に，入力DFGのクリティカルパス最適化に基づいた演算チェイニングを利用して低レイテンシなRTL回路を合成する手法を提案する．提案手法は，DFG上の配線遅延を含んだクリティカルパス上の演算の内，パス同士の共通部分が最大であるような演算に対して優先的に演算チェイニングを適用させ，全体パスを最適化する．計算機実験により，提案手法は既存のRDRアーキテクチャを対象とした演算チェイニングを用いる手法と比較してレイテンシを削減することを確認し，提案手法の有用性を示す． |
| 抄録(英) | In deep-submicron era, interconnection delays are not negligible even in high-level synthesis. RDR (Regular Distributed Register) architecture has been proposed to cope with this problem. Operation chaining, which pack adjacent operations into smaller control steps, is an effective technique to reduce the overall latency. In this paper, we propose a high-level synthesis algorithm targeting RDR architecture using critical path optimization based operation chainings to synthesize high-performance circuits. Experimental results show that our algorithm reduces the latency compared to the conventional algorithm with operation chainings for RDR architecture. |
| キーワード(和) | 高位合成 / レジスタ分散型アーキテクチャ / フロアプラン / 配線遅延 / 演算チェイニング |
| キーワード(英) | high-level synthesis (HLS) / distributed-register architecture / floorplan / interconnection delay / operation chaining |
| 資料番号 | VLD2016-4 |
| 発行日 | 2016-05-04 (VLD) |
| 研究会情報 | |
| 研究会 | VLD / IPSJ-SLDM |
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| 開催期間 | 2016/5/11(から1日開催) |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 委員長氏名（和） | 松永 裕介(九大) / 福井 正博(立命館大) |
| 委員長氏名（英） | Yusuke Matsunaga(Kyushu Univ.) / Masahiro Fukui(Ritsumeikan Univ.) |
| 副委員長氏名（和） | 竹中 崇(NEC) |
| 副委員長氏名（英） | Takashi Takenana(NEC) |
| 幹事氏名（和） | 冨山 宏之(立命館大) / 福田 大輔(富士通研) / 横山 昌生(シャープ) / 高島 康裕(北九州市大) / 西出 岳央(東芝) |
| 幹事氏名（英） | Hiroyuki Tomiyama(Ritsumeikan Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Masao Yokoyama(Sharp) / Yasuhiro Takashima(Kitakyushu City Univ.) / Takeo Nishide(Toshiba) |
| 幹事補佐氏名（和） | 谷口 一徹(立命館大) |
| 幹事補佐氏名（英） | Ittetsu Taniguchi(Ritsumeikan Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Special Interest Group on System and LSI Design Methodology |
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| 本文の言語 | JPN |
| タイトル（和） | DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法 |
| サブタイトル（和） | |
| タイトル（英） | A High-Level Synthesis Algorithm using Critical Path Optimization Based Operation Chainings for RDR Architectures |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis (HLS) |
| キーワード(2)（和/英） | レジスタ分散型アーキテクチャ / distributed-register architecture |
| キーワード(3)（和/英） | フロアプラン / floorplan |
| キーワード(4)（和/英） | 配線遅延 / interconnection delay |
| キーワード(5)（和/英） | 演算チェイニング / operation chaining |
| 第 1 著者 氏名（和/英） | 寺田 晃太朗 / Kotaro Terada |
| 第 1 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 第 2 著者 氏名（和/英） | 柳澤 政生 / Masao Yanagisawa |
| 第 2 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 第 3 著者 氏名（和/英） | 戸川 望 / Nozomu Togawa |
| 第 3 著者 所属（和/英） | 早稲田大学(略称：早大) Waseda University(略称：Waseda Univ.) |
| 発表年月日 | 2016-05-11 |
| 資料番号 | VLD2016-4 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | VLD-21 |
| ページ範囲 | pp.41-46(VLD), |
| ページ数 | 6 |
| 発行日 | 2016-05-04 (VLD) |