| 講演名 | 2016-02-17 テストパターン数削減のためのRTLテストポイント挿入法 大崎 直也(日大), 細川 利典(日大), 山崎 紘史(日大), 吉村 正義(京都産大), |
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| 抄録(和) | VLSIのテストコスト削減のため，テストポイント挿入を用いたテストパターン数削減法が提案されている．ゲートレベルにおけるテストポイント挿入法は，ゲート数が膨大であるため，テストポイント挿入箇所の特定に膨大な時間を要する．また，MUXなどの付加により，論理合成で実行したタイミングの最適性を損失する可能性がある．したがって，RTLでのテストポイント挿入法が必要とされる．本論文ではスキャンテストを対象として，RTLテストポイント挿入を用いた演算器のテスト並列化のためのテストレジスタ割当て手法を提案する．また，その動作を保証するためのコントローラ拡大法を提案する．実験では，高位合成のベンチマーク回路に対して提案するテストレジスタ割当て手法とコントローラ拡大法を組み合わせて適用した結果，平均約17%のテストパターン数が削減されることを示す． |
| 抄録(英) | Test point insertion methods to reduce the number of test patterns have been proposed for test cost reduction of VLSIs. Test point insertion methods at gate level requires an enormous amount of time to identify signal lines to insert test points for large circuits. Additional multiplexors make them damage timing optimality by logic synthesis. Thus, test point insertion methods at RTL is required. In this paper, we propose a test register allocation method for concurrent testing of functional units in scan testing using RTL test point insertion. Furthermore, we propose a controller augmentation method for guaranteeing the behavior. Experimental results show that our proposed method which is the combination of the test register allocation method and the controller augmentation method reduced the number of test patterns by 17 % on the average for benchmark circuits of high-level synthesis. |
| キーワード(和) | テストレジスタ / 並列テスト / コントローラ拡大 / レジスタ転送レベル / テストポイント挿入 |
| キーワード(英) | test registers / parallel testing / conrtoller augmentation / register transfer level / test point insertion |
| 資料番号 | DC2015-93 |
| 発行日 | 2016-02-10 (DC) |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2016/2/17(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテスト |
| テーマ（英） | VLSI Design and Test, etc. |
| 委員長氏名（和） | 金川 信康(日立) |
| 委員長氏名（英） | Nobuyasu Kanekawa(Hitachi) |
| 副委員長氏名（和） | 井上 美智子(奈良先端大) |
| 副委員長氏名（英） | Michiko Inoue(NAIST) |
| 幹事氏名（和） | 岩田 浩司(鉄道総研) / 吉村 正義(京都産大) |
| 幹事氏名（英） | Koji Iwata(RTRI) / Masayoshi Yoshimura(Kyoto Sangyo Univ.) |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Dependable Computing |
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| 本文の言語 | JPN |
| タイトル（和） | テストパターン数削減のためのRTLテストポイント挿入法 |
| サブタイトル（和） | |
| タイトル（英） | An RTL Test Point Insertion Method to Reduce the Number of Test Patterns |
| サブタイトル（和） | |
| キーワード(1)（和/英） | テストレジスタ / test registers |
| キーワード(2)（和/英） | 並列テスト / parallel testing |
| キーワード(3)（和/英） | コントローラ拡大 / conrtoller augmentation |
| キーワード(4)（和/英） | レジスタ転送レベル / register transfer level |
| キーワード(5)（和/英） | テストポイント挿入 / test point insertion |
| 第 1 著者 氏名（和/英） | 大崎 直也 / Naoya Ohsaki |
| 第 1 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：NU) |
| 第 2 著者 氏名（和/英） | 細川 利典 / Toshinori Hosokawa |
| 第 2 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：NU) |
| 第 3 著者 氏名（和/英） | 山崎 紘史 / Hiroshi Yamazaki |
| 第 3 著者 所属（和/英） | 日本大学(略称：日大) Nihon University(略称：NU) |
| 第 4 著者 氏名（和/英） | 吉村 正義 / Masayoshi Yoshimura |
| 第 4 著者 所属（和/英） | 京都産業大学(略称：京都産大) Kyoto Sangyo University(略称：KSU) |
| 発表年月日 | 2016-02-17 |
| 資料番号 | DC2015-93 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | DC-449 |
| ページ範囲 | pp.43-48(DC), |
| ページ数 | 6 |
| 発行日 | 2016-02-10 (DC) |