| 講演名 | 2016-04-14 ［依頼講演］低消費電力MCU向け40-nm 4-Mb組込みSRAMを用いた効率的なスクリーニング手法 良田 雄太(ルネサス システムデザイン), 横山 佳巧(ルネサス エレクトロニクス), 石井 雄一郎(ルネサス エレクトロニクス), 稲田 敏浩(ルネサス システムデザイン), 田中 浩司(ルネサス システムデザイン), 田中 美紀(ルネサス システムデザイン), 辻橋 良樹(ルネサス システムデザイン), 新居 浩二(ルネサス エレクトロニクス), |
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| 抄録(和) | 低消費マイコン(MCU)向けに、効率的なテストスクリーニング回路を搭載した組込みシングルポートSRAMを開発した。室温でサンプルを測定する最終テスト工程で、擬似低温状態を再現することで、-40℃の低温におけるプローブテスト工程を省略した。コンタクトのソフトオープン不良だけでなく、グローバルとローカル閾値電圧ばらつきを考慮したモンテカルロシミュレーションを実行した。その結果、低温状態と擬似低温状態のVminがほぼ一致することを確認した。4MビットSRAMマクロを搭載したテストチップを40-nm低電圧CMOSプロセスで設計し、作製した。測定結果から、提案したテスト手法によって低温状態が再現され、オーバーキルがほとんどない低温不良のスクリーニングが可能であることが証明された。 |
| 抄録(英) | An embedded single-port SRAM with cost effective test screening circuitry is demonstrated for low-power micro controller units (MCUs). The probing test step at low-temperature (LT) of -40°C is eliminated by imitating pseudo LT conditions in the final test step where a sample is measured at room temperature (RT). Monte Carlo simulation is carried out with consideration of global and local Vt variations as well as contact soft open failure (high resistance), confirming good Vmin correlation between LT and pseudo LT conditions. Test chips with a 4-Mbit SRAM macro are designed and fabricated using 40-nm low-power CMOS technology. Measurement results show that the proposed test method can reproduce LT conditions and screen out low temperature failures with less overkill. |
| キーワード(和) | SRAM / MCU / 40nm / スクリーニング / 40℃ / テスタビリティ / テストコスト / Vmin |
| キーワード(英) | SRAM / MCU / 40nm / screening / 40℃ / testability / test cost / Vmin |
| 資料番号 | ICD2016-1 |
| 発行日 | 2016-04-07 (ICD) |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2016/4/14(から2日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | メモリ技術と一般 |
| テーマ（英） | |
| 委員長氏名（和） | 藤島 実(広島大) |
| 委員長氏名（英） | Minoru Fujishima(Hiroshima Univ.) |
| 副委員長氏名（和） | 日高 秀人(ルネサス エレクトロニクス) |
| 副委員長氏名（英） | Hideto Hidaka(Renesas) |
| 幹事氏名（和） | 吉田 毅(広島大) |
| 幹事氏名（英） | Takeshi Yoshida(Hiroshima Univ.) |
| 幹事補佐氏名（和） | 高宮 真(東大) / 岩崎 裕江(NTT) / 橋本 隆(パナソニック) / 伊藤 浩之(東工大) / 範 公可(電通大) |
| 幹事補佐氏名（英） | Makoto Takamiya(Univ. of Tokyo) / Hiroe Iwasaki(NTT) / Takashi Hashimoto(Panasonic) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Integrated Circuits and Devices |
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| 本文の言語 | JPN |
| タイトル（和） | ［依頼講演］低消費電力MCU向け40-nm 4-Mb組込みSRAMを用いた効率的なスクリーニング手法 |
| サブタイトル（和） | |
| タイトル（英） | [Invited Lecture] A Cost Effective Test Screening Method on 40-nm 4-Mb Embedded SRAM for Low-power MCU |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SRAM / SRAM |
| キーワード(2)（和/英） | MCU / MCU |
| キーワード(3)（和/英） | 40nm / 40nm |
| キーワード(4)（和/英） | スクリーニング / screening |
| キーワード(5)（和/英） | 40℃ / 40℃ |
| キーワード(6)（和/英） | テスタビリティ / testability |
| キーワード(7)（和/英） | テストコスト / test cost |
| キーワード(8)（和/英） | Vmin / Vmin |
| 第 1 著者 氏名（和/英） | 良田 雄太 / Yuta Yoshida |
| 第 1 著者 所属（和/英） | ルネサスシステムデザイン株式会社(略称：ルネサス システムデザイン) Renesas System Design(略称：RSD) |
| 第 2 著者 氏名（和/英） | 横山 佳巧 / Yoshisato Yokoyama |
| 第 2 著者 所属（和/英） | ルネサスエレクトロニクス株式会社(略称：ルネサス エレクトロニクス) Renesas Electronics(略称：Renesas Electronics) |
| 第 3 著者 氏名（和/英） | 石井 雄一郎 / Yuichiro Ishii |
| 第 3 著者 所属（和/英） | ルネサスエレクトロニクス株式会社(略称：ルネサス エレクトロニクス) Renesas Electronics(略称：Renesas Electronics) |
| 第 4 著者 氏名（和/英） | 稲田 敏浩 / Toshihiro Inada |
| 第 4 著者 所属（和/英） | ルネサスシステムデザイン株式会社(略称：ルネサス システムデザイン) Renesas System Design(略称：RSD) |
| 第 5 著者 氏名（和/英） | 田中 浩司 / Koji Tanaka |
| 第 5 著者 所属（和/英） | ルネサスシステムデザイン株式会社(略称：ルネサス システムデザイン) Renesas System Design(略称：RSD) |
| 第 6 著者 氏名（和/英） | 田中 美紀 / Miki Tanaka |
| 第 6 著者 所属（和/英） | ルネサスシステムデザイン株式会社(略称：ルネサス システムデザイン) Renesas System Design(略称：RSD) |
| 第 7 著者 氏名（和/英） | 辻橋 良樹 / Yoshiki Tsujihashi |
| 第 7 著者 所属（和/英） | ルネサスシステムデザイン株式会社(略称：ルネサス システムデザイン) Renesas System Design(略称：RSD) |
| 第 8 著者 氏名（和/英） | 新居 浩二 / Koji Nii |
| 第 8 著者 所属（和/英） | ルネサスエレクトロニクス株式会社(略称：ルネサス エレクトロニクス) Renesas Electronics(略称：Renesas Electronics) |
| 発表年月日 | 2016-04-14 |
| 資料番号 | ICD2016-1 |
| 巻番号（vol） | vol.116 |
| 号番号（no） | ICD-3 |
| ページ範囲 | pp.1-6(ICD), |
| ページ数 | 6 |
| 発行日 | 2016-04-07 (ICD) |