| 講演名 | 2015-12-17 MIPSベースプロセッサのTLB機構の改良による高性能化 武藤 郡(三重大), 佐々木 敬泰(三重大), 深澤 祐樹(三重大), 近藤 利夫(三重大), |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 異種のプロセッサコアを複数搭載したヘテロジニアスマルチコアプロセッサ(HMP)の研究開発が広く行われているが，性能や特徴の異なるコアを複数用意する必要があるため設計が困難という問題がある．そこで，著者らはパラメータを変更することで容易に性能を変更でき，かつ論理合成可能なMIPS32ベースのスーパスカラプロセッサを設計している．MIPS32のメモリ管理機構では，高速なアドレス変換を実現するためにCAMベースのTLB(Translation Lookaside Buffer)が用いられている．一般にTLBのエントリ数を増加させることでメモリアクセスに関する性能を向上することができるが，MIPS32 ISAではTLBのエントリ数の最大値が64と定められており，既存のソフトウェアとの互換性を維持したままでTLBの容量を増加させることは難しい．そこで，本研究では実行時に動的にコードを解析し，64エントリのTLBと同様の振る舞いをするMIPS32ベースプロセッサ向け大容量TLBを提案する．シミュレーションにより提案手法の性能評価を行った結果，従来のソフトウェアを改変することなく性能向上を得られることを確認した． |
| 抄録(英) | TLB is onw of the important modules to enhance memory access performance. Generally, increasing the number of TLB entries contributes TLB hit rate and performance improvement. However, MIPS32 ISA limits the number of TLB entries to 64. This paper proposes mechanism to increase TLB entries without breaking binary compatibility. Our approach analyzes executing code related to TLB access dynamically, and behaves like 64-entry TLB. According to our simulation results, our approach can improve TLB hit rate without breaking binary compatibility. |
| キーワード(和) | TLB / MIPS / ハイパフォーマンス / 組み込みプロセッサ |
| キーワード(英) | TLB / MIPS / high performance / embedded processor |
| 資料番号 | ICD2015-65,CPSY2015-78 |
| 発行日 | 2015-12-10 (ICD, CPSY) |
| 研究会情報 | |
| 研究会 | ICD / CPSY |
|---|---|
| 開催期間 | 2015/12/17(から2日開催) |
| 開催地（和） | 京都工芸繊維大学 |
| 開催地（英） | Kyoto Institute of Technology |
| テーマ（和） | 学生・若手研究会 |
| テーマ（英） | |
| 委員長氏名（和） | 藤島 実(広島大) / 中島 康彦(奈良先端大) |
| 委員長氏名（英） | Minoru Fujishima(Hiroshima Univ.) / Yasuhiko Nakashima(NAIST) |
| 副委員長氏名（和） | 日高 秀人(ルネサス エレクトロニクス) / 中野 浩嗣(広島大) / 入江 英嗣(東大) |
| 副委員長氏名（英） | Hideto Hidaka(Renesas) / Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) |
| 幹事氏名（和） | 吉田 毅(広島大) / 三吉 貴史(富士通研) / 鯉渕 道紘(NII) |
| 幹事氏名（英） | Takeshi Yoshida(Hiroshima Univ.) / Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) |
| 幹事補佐氏名（和） | 高宮 真(東大) / 岩崎 裕江(NTT) / 橋本 隆(パナソニック) / 伊藤 浩之(東工大) / 範 公可(電通大) / 高前田 伸也(奈良先端大) / 大川 猛(宇都宮大) |
| 幹事補佐氏名（英） | Makoto Takamiya(Univ. of Tokyo) / Hiroe Iwasaki(NTT) / Takashi Hashimoto(Panasonic) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Shinya Takameda(NAIST) / Takeshi Ohkawa(Utsunomiya Univ.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Integrated Circuits and Devices / Technical Committee on Computer Systems |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | MIPSベースプロセッサのTLB機構の改良による高性能化 |
| サブタイトル（和） | |
| タイトル（英） | Improvement of TLB performance of MIPS-based processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | TLB / TLB |
| キーワード(2)（和/英） | MIPS / MIPS |
| キーワード(3)（和/英） | ハイパフォーマンス / high performance |
| キーワード(4)（和/英） | 組み込みプロセッサ / embedded processor |
| 第 1 著者 氏名（和/英） | 武藤 郡 / Gun Muto |
| 第 1 著者 所属（和/英） | 三重大学(略称：三重大) Mie University(略称：Mie Univ.) |
| 第 2 著者 氏名（和/英） | 佐々木 敬泰 / Takahiro Sasaki |
| 第 2 著者 所属（和/英） | 三重大学(略称：三重大) Mie University(略称：Mie Univ.) |
| 第 3 著者 氏名（和/英） | 深澤 祐樹 / Yuki Fukazawa |
| 第 3 著者 所属（和/英） | 三重大学(略称：三重大) Mie University(略称：Mie Univ.) |
| 第 4 著者 氏名（和/英） | 近藤 利夫 / Toshio Kondo |
| 第 4 著者 所属（和/英） | 三重大学(略称：三重大) Mie University(略称：Mie Univ.) |
| 発表年月日 | 2015-12-17 |
| 資料番号 | ICD2015-65,CPSY2015-78 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | ICD-373,CPSY-374 |
| ページ範囲 | pp.13-18(ICD), pp.13-18(CPSY), |
| ページ数 | 6 |
| 発行日 | 2015-12-10 (ICD, CPSY) |