| 講演名 | 2015-12-18 認証付暗号の高位合成手法を用いたハードウェア実装評価 小手川 誠(防衛大), 岩井 啓輔(防衛大), 田中 秀磨(防衛大), 黒川 恭一(防衛大), |
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| 抄録(和) | 認証付暗号の開発・評価としてCompetition for Authenticated Encryption: Security, Applicability, andRobustness(以下、CAESAR) が実施されている。ここでは、1 次選考を通過した29 のアルゴリズムについてソフトウェア・ハードウェア実装性能及び安全性が評価されている。本稿ではCAESAR に提出された候補のうち、AES を利用した候補をNonce Based 及びNonce-misuse Resistance に分類し、各分類2 候補の計4 候補（AES-OTR、AES-COPA、POET、SILC）をハードウェア実装した結果を示す。なおハードウェア実装には、Xilinx のZynq XC702 Evaluation Board を使用し、回路設計は高位合成を使用した。各々の候補の処理速度、実装面積を測定し、処理速度ではAES-OTRが、実装面積ではSILC が優れているという結果が得られた。 |
| 抄録(英) | Competition for Authenticated Encryption Security, Applicability, and Robustness (CAESAR) which is a development and evaluation of new authenticated encryption, is carried out. 29 algorithms are evaluated software, hardware, and security. In this paper, we classify CAESAR candidates using AES, on the stand point of Nonce Based and Nonce-misuse Resistance, and made hardware implementations of 4 CAESAR candidate algorithms (AES-OTR, AES-COPA, POET, SILC). We used Xilinx Zynq XC702 Evaluation Board and High Level Synthesis (HLS) for designing circuit. As a result, AES-OTR shows the best performance in processing speed, and SILC in implementation area. |
| キーワード(和) | 高位合成 / 認証付暗号 / AES-OTR / AES-COPA / CAESAR / POET / SILC / ZYNQ-7000 |
| キーワード(英) | AES-OTR / AES-COPA / authenticated encryption / CAESAR / high level synthesis / POET / SILC / ZYNQ-7000 |
| 資料番号 | ISEC2015-55 |
| 発行日 | 2015-12-11 (ISEC) |
| 研究会情報 | |
| 研究会 | ISEC |
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| 開催期間 | 2015/12/18(から1日開催) |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 一般 |
| テーマ（英） | |
| 委員長氏名（和） | 角尾 幸保(NEC) |
| 委員長氏名（英） | Yukiyasu Tsunoo(NEC) |
| 副委員長氏名（和） | 満保 雅浩(金沢大) / 小川 一人(NHK) |
| 副委員長氏名（英） | Masahiro Mambo(Kanazawa Univ.) / Kazuto Ogawa(NHK) |
| 幹事氏名（和） | 花岡 悟一郎(産総研) / 駒野 雄一(東芝) |
| 幹事氏名（英） | Goichiro Hanaoka(AIST) / Yuichi Komano(Toshiba) |
| 幹事補佐氏名（和） | 伊豆 哲也(欧州富士通研) / 水木 敬明(東北大) / 山下 哲孝(NEC) |
| 幹事補佐氏名（英） | Tetsuya Izu(Fujitsu Lab.) / Takaaki Mizuki(Tohoku Univ.) / Noritaka Yamashita(NEC) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on Information Security |
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| 本文の言語 | JPN |
| タイトル（和） | 認証付暗号の高位合成手法を用いたハードウェア実装評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of authenticated encryptions implemented on FPGA with high-level synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / AES-OTR |
| キーワード(2)（和/英） | 認証付暗号 / AES-COPA |
| キーワード(3)（和/英） | AES-OTR / authenticated encryption |
| キーワード(4)（和/英） | AES-COPA / CAESAR |
| キーワード(5)（和/英） | CAESAR / high level synthesis |
| キーワード(6)（和/英） | POET / POET |
| キーワード(7)（和/英） | SILC / SILC |
| キーワード(8)（和/英） | ZYNQ-7000 / ZYNQ-7000 |
| 第 1 著者 氏名（和/英） | 小手川 誠 / Makoto Kotegawa |
| 第 1 著者 所属（和/英） | 防衛大学校(略称：防衛大) National Defense Academy(略称：NDA) |
| 第 2 著者 氏名（和/英） | 岩井 啓輔 / Keisuke Iwai |
| 第 2 著者 所属（和/英） | 防衛大学校(略称：防衛大) National Defense Academy(略称：NDA) |
| 第 3 著者 氏名（和/英） | 田中 秀磨 / Hidema Tanaka |
| 第 3 著者 所属（和/英） | 防衛大学校(略称：防衛大) National Defense Academy(略称：NDA) |
| 第 4 著者 氏名（和/英） | 黒川 恭一 / Takakazu Kurokawa |
| 第 4 著者 所属（和/英） | 防衛大学校(略称：防衛大) National Defense Academy(略称：NDA) |
| 発表年月日 | 2015-12-18 |
| 資料番号 | ISEC2015-55 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | ISEC-376 |
| ページ範囲 | pp.9-16(ISEC), |
| ページ数 | 8 |
| 発行日 | 2015-12-11 (ISEC) |