| 講演名 | 2015-12-03 キャッシュヒット率の向上のための基本ブロックのアドレスオフセットの探索 後藤 潤哉(関西学院大), 石浦 菜岐佐(関西学院大), |
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| 抄録(和) | 本稿では, プログラムの基本ブロックの前にキャッシュブロックサイズよりも細かい単位でオフセットを挿入することにより, 命令メモリのキャッシュミスを削減する手法を提案する. 本手法では, キャッシュシミュレーションに基づいて, キャッシュミス数を最小化するオフセットの組み合わせを求める. 可能なオフセットの組み合わせを全探索すると, オフセット挿入箇所の指数に比例する計算時間が必要になるため, 本稿ではシミュレーテッドアニーリングにより解の探索を行う.1レベルのダイレクトマッピングキャッシュを想定し, 7つのベンチマークに対して, 実験を行ったところ, 30箇所のオフセット挿入によって平均約10%のキャッシュミスを削減することができた. |
| 抄録(英) | This article proposes a method of reducing cache misses on an instruction memory by inserting offsets before basic blocks of a given program. The addresses of the basic blocks are adjusted by a unit smaller than the cache block size. A combination of the offsets that minimizes cache miss counts, which are computed by cache simulation, is searched. Since exhaustive search would require time exponential to the number of the offsets, the solution is searched by simulated annealing. An experiment on 7 benchmarks, assuming a single-level direct-mapping instruction cache, resulted in about 10% reduction in the cache miss count on average. |
| キーワード(和) | キャッシュメモリ / シミュレーテッドアニーリング / オフセット / キャッシュミス率 / 基本ブロック |
| キーワード(英) | cache memory / simulated annealing / offset / cache miss rate / basic block |
| 資料番号 | VLD2015-74,DC2015-70 |
| 発行日 | 2015-11-24 (VLD, DC) |
| 研究会情報 | |
| 研究会 | VLD / DC / IPSJ-SLDM / CPSY / RECONF / ICD / CPM |
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| 開催期間 | 2015/12/1(から3日開催) |
| 開催地（和） | 長崎県勤労福祉会館 |
| 開催地（英） | Nagasaki Kinro Fukushi Kaikan |
| テーマ（和） | デザインガイア2015 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2015 -New Field of VLSI Design- |
| 委員長氏名（和） | 松永 裕介(九大) / 金川 信康(日立) / 福井 正博(立命館大) / 中島 康彦(奈良先端大) / 渡邊 実(静岡大) / 藤島 実(広島大) / 野毛 悟(沼津高専) |
| 委員長氏名（英） | Yusuke Matsunaga(Kyushu Univ.) / Nobuyasu Kanekawa(Hitachi) / Masahiro Fukui(Ritsumeikan Univ.) / Yasuhiko Nakashima(NAIST) / Minoru Watanabe(Shizuoka Univ.) / Minoru Fujishima(Hiroshima Univ.) / Satoru Noge(Numazu National College of Tech.) |
| 副委員長氏名（和） | 竹中 崇(NEC) / 井上 美智子(奈良先端大) / / 中野 浩嗣(広島大) / 入江 英嗣(東大) / 本村 真人(北大) / 柴田 裕一郎(長崎大) / 日高 秀人(ルネサス エレクトロニクス) / 廣瀬 文彦(山形大) |
| 副委員長氏名（英） | Takashi Takenana(NEC) / Michiko Inoue(NAIST) / / Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Masato Motomura(Hokkaido Univ.) / Yuichiro Shibata(Nagasaki Univ.) / Hideto Hidaka(Renesas) / Fumihiko Hirose(Yamagata Univ.) |
| 幹事氏名（和） | 冨山 宏之(立命館大) / 福田 大輔(富士通研) / 岩田 浩司(鉄道総研) / 吉村 正義(京都産大) / 横山 昌生(シャープ) / 高島 康裕(北九州市大) / 西出 岳央(東芝) / 三吉 貴史(富士通研) / 鯉渕 道紘(NII) / 山田 裕(東芝) / 山口 佳樹(筑波大) / 吉田 毅(広島大) / 小舘 淳一(NTT) / 岩田 展幸(日大) |
| 幹事氏名（英） | Hiroyuki Tomiyama(Ritsumeikan Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Koji Iwata(RTRI) / Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Masao Yokoyama(Sharp) / Yasuhiro Takashima(Kitakyushu City Univ.) / Takeo Nishide(Toshiba) / Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Yutaka Yamada(Toshiba) / Yoshiki Yamaguchi(Univ. of Tsukuba) / Takeshi Yoshida(Hiroshima Univ.) / Junichi Kodate(NTT) / Nobuyuki Iwata(Nihon Univ.) |
| 幹事補佐氏名（和） | 谷口 一徹(立命館大) / / / 高前田 伸也(奈良先端大) / 大川 猛(宇都宮大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 高宮 真(東大) / 岩崎 裕江(NTT) / 橋本 隆(パナソニック) / 伊藤 浩之(東工大) / 範 公可(電通大) / 坂本 尊(NTT) / 中村 雄一(豊橋技科大) |
| 幹事補佐氏名（英） | Ittetsu Taniguchi(Ritsumeikan Univ.) / / / Shinya Takameda(NAIST) / Takeshi Ohkawa(Utsunomiya Univ.) / Kazuya Tanikagawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Makoto Takamiya(Univ. of Tokyo) / Hiroe Iwasaki(NTT) / Takashi Hashimoto(Panasonic) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Takashi Sakamoto(NTT) / Yuichi Nakamura(Toyohashi Univ. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Special Interest Group on System and LSI Design Methodology / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on Integrated Circuits and Devices / Technical Committee on Component Parts and Materials |
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| 本文の言語 | JPN |
| タイトル（和） | キャッシュヒット率の向上のための基本ブロックのアドレスオフセットの探索 |
| サブタイトル（和） | |
| タイトル（英） | Exploration of Address Offsets of Basic Blocks for Cache Hit Ratio Improvement |
| サブタイトル（和） | |
| キーワード(1)（和/英） | キャッシュメモリ / cache memory |
| キーワード(2)（和/英） | シミュレーテッドアニーリング / simulated annealing |
| キーワード(3)（和/英） | オフセット / offset |
| キーワード(4)（和/英） | キャッシュミス率 / cache miss rate |
| キーワード(5)（和/英） | 基本ブロック / basic block |
| 第 1 著者 氏名（和/英） | 後藤 潤哉 / Junya Goto |
| 第 1 著者 所属（和/英） | 関西学院大学(略称：関西学院大) KWANSEI GAKUIN University(略称：K.G.) |
| 第 2 著者 氏名（和/英） | 石浦 菜岐佐 / Nagisa Ishiura |
| 第 2 著者 所属（和/英） | 関西学院大学(略称：関西学院大) KWANSEI GAKUIN University(略称：K.G.) |
| 発表年月日 | 2015-12-03 |
| 資料番号 | VLD2015-74,DC2015-70 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | VLD-338,DC-339 |
| ページ範囲 | pp.237-241(VLD), pp.237-241(DC), |
| ページ数 | 5 |
| 発行日 | 2015-11-24 (VLD, DC) |