講演名 | 2015-12-02 配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法 藤原 晃一(早大), 川村 一志(早大), 柳澤 政生(早大), 戸川 望(早大), |
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抄録(和) | FPGAでは近年プロセスの微細化が進み,配線遅延とクロックスキューが回路の動作周波数を著しく悪くする恐れがある.従って,近年注目されているFPGA向けフロアプラン指向高位合成では高位合成段階で配線遅延とクロックスキューを考慮することが小遅延な回路を設計するために重要である.本稿では,FPGAの配線遅延とクロックスキューを考慮しクリティカルパスを最適化するフロアプラン指向高位合成手法を提案する.提案手法は,レジスタ分散型アーキテクチャの1つであるHDRアーキテクチャを用いて,高位合成段階でモジュールの配置を行う.フロアプラン情報より高位合成段階でFPGAでのモジュール間の配線遅延とクロックスキューを見積もる.さらに,これらを含めて各パスの遅延を見積もり,クリティカルパスを特定する.データパスを形成するスケジューリング/FUバインディングとモジュール配置を決定するフロアプランにおいてクリティカルパスの最適化を図りレイテンシーの向上を目指す.提案手法は,従来手法に比べてレイテンシーを最大24%削減した. |
抄録(英) | With recent process scaling in FPGAs, interconnection delays and clock skews have a large impact on the latency of a circuit and then may degrade operation frequency. We must consider interconnection delays and clock skews in floorplan-aware FPGA-HLS flow to design circuits having small latency. In this paper, we propose a floorplan-aware high-level synthesis algorithm for FPGA designs optimizing operation frequency of a circuit by improving interconnection delays and clock skews on the critical-path. Our target architecture is HDR, one of distributed-register architectures, and then we can consider module floorplan easily. Based on it, we estimate the delay of each signal path including interconnection delays and clock-skews, and identify the critical-path. To optimize them, we propose a novel scheduling/FU binding method and a novel floorplanning method. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the latency by up to 24% compared with conventional approaches. |
キーワード(和) | 高位合成 / FPGA / クロックスキュー / 配線遅延 / フロアプラン |
キーワード(英) | high-level synthesis (HLS) / FPGA / clock skew / interconnection delay / floorplan |
資料番号 | VLD2015-54,DC2015-50 |
発行日 | 2015-11-24 (VLD, DC) |
研究会情報 | |
研究会 | VLD / DC / IPSJ-SLDM / CPSY / RECONF / ICD / CPM |
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開催期間 | 2015/12/1(から3日開催) |
開催地(和) | 長崎県勤労福祉会館 |
開催地(英) | Nagasaki Kinro Fukushi Kaikan |
テーマ(和) | デザインガイア2015 -VLSI設計の新しい大地- |
テーマ(英) | Design Gaia 2015 -New Field of VLSI Design- |
委員長氏名(和) | 松永 裕介(九大) / 金川 信康(日立) / 福井 正博(立命館大) / 中島 康彦(奈良先端大) / 渡邊 実(静岡大) / 藤島 実(広島大) / 野毛 悟(沼津高専) |
委員長氏名(英) | Yusuke Matsunaga(Kyushu Univ.) / Nobuyasu Kanekawa(Hitachi) / Masahiro Fukui(Ritsumeikan Univ.) / Yasuhiko Nakashima(NAIST) / Minoru Watanabe(Shizuoka Univ.) / Minoru Fujishima(Hiroshima Univ.) / Satoru Noge(Numazu National College of Tech.) |
副委員長氏名(和) | 竹中 崇(NEC) / 井上 美智子(奈良先端大) / / 中野 浩嗣(広島大) / 入江 英嗣(東大) / 本村 真人(北大) / 柴田 裕一郎(長崎大) / 日高 秀人(ルネサス エレクトロニクス) / 廣瀬 文彦(山形大) |
副委員長氏名(英) | Takashi Takenana(NEC) / Michiko Inoue(NAIST) / / Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Masato Motomura(Hokkaido Univ.) / Yuichiro Shibata(Nagasaki Univ.) / Hideto Hidaka(Renesas) / Fumihiko Hirose(Yamagata Univ.) |
幹事氏名(和) | 冨山 宏之(立命館大) / 福田 大輔(富士通研) / 岩田 浩司(鉄道総研) / 吉村 正義(京都産大) / 横山 昌生(シャープ) / 高島 康裕(北九州市大) / 西出 岳央(東芝) / 三吉 貴史(富士通研) / 鯉渕 道紘(NII) / 山田 裕(東芝) / 山口 佳樹(筑波大) / 吉田 毅(広島大) / 小舘 淳一(NTT) / 岩田 展幸(日大) |
幹事氏名(英) | Hiroyuki Tomiyama(Ritsumeikan Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Koji Iwata(RTRI) / Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Masao Yokoyama(Sharp) / Yasuhiro Takashima(Kitakyushu City Univ.) / Takeo Nishide(Toshiba) / Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Yutaka Yamada(Toshiba) / Yoshiki Yamaguchi(Univ. of Tsukuba) / Takeshi Yoshida(Hiroshima Univ.) / Junichi Kodate(NTT) / Nobuyuki Iwata(Nihon Univ.) |
幹事補佐氏名(和) | 谷口 一徹(立命館大) / / / 高前田 伸也(奈良先端大) / 大川 猛(宇都宮大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 高宮 真(東大) / 岩崎 裕江(NTT) / 橋本 隆(パナソニック) / 伊藤 浩之(東工大) / 範 公可(電通大) / 坂本 尊(NTT) / 中村 雄一(豊橋技科大) |
幹事補佐氏名(英) | Ittetsu Taniguchi(Ritsumeikan Univ.) / / / Shinya Takameda(NAIST) / Takeshi Ohkawa(Utsunomiya Univ.) / Kazuya Tanikagawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Makoto Takamiya(Univ. of Tokyo) / Hiroe Iwasaki(NTT) / Takashi Hashimoto(Panasonic) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Takashi Sakamoto(NTT) / Yuichi Nakamura(Toyohashi Univ. of Tech.) |
講演論文情報詳細 | |
申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Special Interest Group on System and LSI Design Methodology / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on Integrated Circuits and Devices / Technical Committee on Component Parts and Materials |
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本文の言語 | JPN |
タイトル(和) | 配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法 |
サブタイトル(和) | |
タイトル(英) | A Floorplan-aware High-level Synthesis Algorithm Utilizing Interconnection Delay and Clock Skew in FPGA Designs |
サブタイトル(和) | |
キーワード(1)(和/英) | 高位合成 / high-level synthesis (HLS) |
キーワード(2)(和/英) | FPGA / FPGA |
キーワード(3)(和/英) | クロックスキュー / clock skew |
キーワード(4)(和/英) | 配線遅延 / interconnection delay |
キーワード(5)(和/英) | フロアプラン / floorplan |
第 1 著者 氏名(和/英) | 藤原 晃一 / Koichi Fujiwara |
第 1 著者 所属(和/英) | 早稲田大学(略称:早大) Waseda University(略称:Waseda Univ.) |
第 2 著者 氏名(和/英) | 川村 一志 / kazushi Kawamura |
第 2 著者 所属(和/英) | 早稲田大学(略称:早大) Waseda University(略称:Waseda Univ.) |
第 3 著者 氏名(和/英) | 柳澤 政生 / Masao Yanagisawa |
第 3 著者 所属(和/英) | 早稲田大学(略称:早大) Waseda University(略称:Waseda Univ.) |
第 4 著者 氏名(和/英) | 戸川 望 / Nozomu Togawa |
第 4 著者 所属(和/英) | 早稲田大学(略称:早大) Waseda University(略称:Waseda Univ.) |
発表年月日 | 2015-12-02 |
資料番号 | VLD2015-54,DC2015-50 |
巻番号(vol) | vol.115 |
号番号(no) | VLD-338,DC-339 |
ページ範囲 | pp.99-104(VLD), pp.99-104(DC), |
ページ数 | 6 |
発行日 | 2015-11-24 (VLD, DC) |