| 講演名 | 2015-12-02 CMOS回路の1次元レイアウト面積最小化問題に対する高速化のためのSATへの定式化 増子 駿(会津大), 小平 行秀(会津大), |
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| 抄録(和) | 集積回路のレイアウト設計では，製造コストの削減やチップの歩留まり向上などのために，レイアウト面積の最小化が望まれる．本稿では，CMOS回路に対して，レイアウトの高さが調整可能な1次元レイアウトを扱う．CMOS回路の1次元レイアウトでは，レイアウトの幅の最小化が拡散共有数の最大化に対応し，レイアウトの高さの最小化がトラック数の最小化に対応する．これまでに，SATソルバにより，トラック数が最小という条件の下で拡散共有数を最大化することで，CMOS回路のレイアウト面積を最小化する手法が提案された．しかし，この手法では制約や目的関数には効率的でないSATへの定式化があり，計算時間が長い．そこで，本稿では，各制約や目的関数に対して，高速化のための新たなSATへの定式化を提案し，計算機実験により，その効果を比較する． |
| 抄録(英) | In layout design for LSI circuits, the layout area is minimized to reduce the fabrication cost and to increase the yield of LSI chips. In this thesis, we focus on a 1D layout design of CMOS circuits, where the height can be fixed. In the 1D layout of CMOS circuits, the width minimization corresponds to the maximization of the number of shared diffusions and the height minimization corresponds to the minimization of the number of tracks. The 1D layout area minimization method using SAT solver has been proposed for CMOS circuits so that the number of shared diffusions is maximized with the minimum number of tracks. However, since the formulations of the constraints and the objective function to SAT are ineffective in the existing method, its computational time is long. In this research, we propose new formulations of constraints and an objective function to SAT for acceleration. To confirm the effectiveness of the proposed method, the experimental results between the existing method and the proposed method are compared. |
| キーワード(和) | CMOS回路 / 1次元レイアウト / レイアウト面積最小化 / SAT / 高速化 |
| キーワード(英) | CMOS circuit / 1D layout / layout area minimization / SAT / acceleration |
| 資料番号 | VLD2015-51,DC2015-47 |
| 発行日 | 2015-11-24 (VLD, DC) |
| 研究会情報 | |
| 研究会 | VLD / DC / IPSJ-SLDM / CPSY / RECONF / ICD / CPM |
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| 開催期間 | 2015/12/1(から3日開催) |
| 開催地（和） | 長崎県勤労福祉会館 |
| 開催地（英） | Nagasaki Kinro Fukushi Kaikan |
| テーマ（和） | デザインガイア2015 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2015 -New Field of VLSI Design- |
| 委員長氏名（和） | 松永 裕介(九大) / 金川 信康(日立) / 福井 正博(立命館大) / 中島 康彦(奈良先端大) / 渡邊 実(静岡大) / 藤島 実(広島大) / 野毛 悟(沼津高専) |
| 委員長氏名（英） | Yusuke Matsunaga(Kyushu Univ.) / Nobuyasu Kanekawa(Hitachi) / Masahiro Fukui(Ritsumeikan Univ.) / Yasuhiko Nakashima(NAIST) / Minoru Watanabe(Shizuoka Univ.) / Minoru Fujishima(Hiroshima Univ.) / Satoru Noge(Numazu National College of Tech.) |
| 副委員長氏名（和） | 竹中 崇(NEC) / 井上 美智子(奈良先端大) / / 中野 浩嗣(広島大) / 入江 英嗣(東大) / 本村 真人(北大) / 柴田 裕一郎(長崎大) / 日高 秀人(ルネサス エレクトロニクス) / 廣瀬 文彦(山形大) |
| 副委員長氏名（英） | Takashi Takenana(NEC) / Michiko Inoue(NAIST) / / Koji Nakano(Hiroshima Univ.) / Hidetsugu Irie(Univ. of Tokyo) / Masato Motomura(Hokkaido Univ.) / Yuichiro Shibata(Nagasaki Univ.) / Hideto Hidaka(Renesas) / Fumihiko Hirose(Yamagata Univ.) |
| 幹事氏名（和） | 冨山 宏之(立命館大) / 福田 大輔(富士通研) / 岩田 浩司(鉄道総研) / 吉村 正義(京都産大) / 横山 昌生(シャープ) / 高島 康裕(北九州市大) / 西出 岳央(東芝) / 三吉 貴史(富士通研) / 鯉渕 道紘(NII) / 山田 裕(東芝) / 山口 佳樹(筑波大) / 吉田 毅(広島大) / 小舘 淳一(NTT) / 岩田 展幸(日大) |
| 幹事氏名（英） | Hiroyuki Tomiyama(Ritsumeikan Univ.) / Daisuke Fukuda(Fujitsu Labs.) / Koji Iwata(RTRI) / Masayoshi Yoshimura(Kyoto Sangyo Univ.) / Masao Yokoyama(Sharp) / Yasuhiro Takashima(Kitakyushu City Univ.) / Takeo Nishide(Toshiba) / Takashi Miyoshi(Fujitsu Labs.) / Michihiro Koibuchi(NII) / Yutaka Yamada(Toshiba) / Yoshiki Yamaguchi(Univ. of Tsukuba) / Takeshi Yoshida(Hiroshima Univ.) / Junichi Kodate(NTT) / Nobuyuki Iwata(Nihon Univ.) |
| 幹事補佐氏名（和） | 谷口 一徹(立命館大) / / / 高前田 伸也(奈良先端大) / 大川 猛(宇都宮大) / 谷川 一哉(広島市大) / 三好 健文(イーツリーズ・ジャパン) / 高宮 真(東大) / 岩崎 裕江(NTT) / 橋本 隆(パナソニック) / 伊藤 浩之(東工大) / 範 公可(電通大) / 坂本 尊(NTT) / 中村 雄一(豊橋技科大) |
| 幹事補佐氏名（英） | Ittetsu Taniguchi(Ritsumeikan Univ.) / / / Shinya Takameda(NAIST) / Takeshi Ohkawa(Utsunomiya Univ.) / Kazuya Tanikagawa(Hiroshima City Univ.) / Takefumi Miyoshi(e-trees.Japan) / Makoto Takamiya(Univ. of Tokyo) / Hiroe Iwasaki(NTT) / Takashi Hashimoto(Panasonic) / Hiroyuki Ito(Tokyo Inst. of Tech.) / Pham Konkuha(Univ. of Electro-Comm.) / Takashi Sakamoto(NTT) / Yuichi Nakamura(Toyohashi Univ. of Tech.) |
| 講演論文情報詳細 | |
| 申込み研究会 | Technical Committee on VLSI Design Technologies / Technical Committee on Dependable Computing / Special Interest Group on System and LSI Design Methodology / Technical Committee on Computer Systems / Technical Committee on Reconfigurable Systems / Technical Committee on Integrated Circuits and Devices / Technical Committee on Component Parts and Materials |
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| 本文の言語 | JPN |
| タイトル（和） | CMOS回路の1次元レイアウト面積最小化問題に対する高速化のためのSATへの定式化 |
| サブタイトル（和） | |
| タイトル（英） | Formulation to SAT for Acceleration in 1D Layout Area Minimization of CMOS circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CMOS回路 / CMOS circuit |
| キーワード(2)（和/英） | 1次元レイアウト / 1D layout |
| キーワード(3)（和/英） | レイアウト面積最小化 / layout area minimization |
| キーワード(4)（和/英） | SAT / SAT |
| キーワード(5)（和/英） | 高速化 / acceleration |
| 第 1 著者 氏名（和/英） | 増子 駿 / Hayato Mashiko |
| 第 1 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 第 2 著者 氏名（和/英） | 小平 行秀 / Yukihide Kohira |
| 第 2 著者 所属（和/英） | 会津大学(略称：会津大) The University of Aizu(略称：Univ. of Aizu) |
| 発表年月日 | 2015-12-02 |
| 資料番号 | VLD2015-51,DC2015-47 |
| 巻番号（vol） | vol.115 |
| 号番号（no） | VLD-338,DC-339 |
| ページ範囲 | pp.81-86(VLD), pp.81-86(DC), |
| ページ数 | 6 |
| 発行日 | 2015-11-24 (VLD, DC) |