講演名 2015-05-14
クロックグリッチに基づく故障解析に耐性を持つAES暗号回路
平野 大輔(早大), 史 又華(早大), 戸川 望(早大), 柳澤 政生(早大),
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抄録(和) 近年,暗号回路への攻撃手法として,故障解析が脅威となっている.回路への故障の発生方法には,レーザー照射や電圧変動,クロックグリッチなどの方法があるが,実装や制御の容易性からクロックグリッチが注目されている.対策手法として,回路を三重化して比較する空間冗長化手法や,同じ処理を2回行って比較する時間冗長化手法が存在する.しかし,これらの手法は面積オーバーヘッド或いは時間オーバーヘッドが大きいという問題点がある.本稿では,故障解析の誘因となるクロックグリッチを高速に検出可能で,面積オーバーヘッドを4.9%に抑えたAES暗号回路を提案する.
抄録(英) Recently, fault analysis has attracted a lot of attentions as a new kind of side channel attack methods,in which malicious faults are generally injected by attackers through clock glitch generation, voltage change, or laser manipulation during the execution of a crypto circuit. As existing countermeasures against fault analysis, area-redundant and time-redundant methods have been proposed. However they will cause large area overhead or time overhead. Therefore, in this paper, we proposed an AES circuit design that can detect timing faults caused by malicious clock glitches. Experimental results show that the proposed method can detect 100% timing faults at only 4.9% post-layout area overhead.
キーワード(和) AES / サイドチャネル攻撃 / 故障解析
キーワード(英) advanced encryption standard / side-channel attacks / fault analysis
資料番号 VLD2015-7
発行日 2015-05-07 (VLD)

研究会情報
研究会 VLD / IPSJ-SLDM
開催期間 2015/5/14(から1日開催)
開催地(和) 北九州国際会議場
開催地(英) Kitakyushu International Conference Center
テーマ(和) システム設計および一般
テーマ(英) System Design, etc.
委員長氏名(和) 澁谷 利行(富士通研) / 福井 正博(立命館大)
委員長氏名(英) Toshiyuki Shibuya(Fujitsu Labs.) / Masahiro Fukui(Ritsumeikan Univ.)
副委員長氏名(和) 松永 裕介(九大)
副委員長氏名(英) Yusuke Matsunaga(Kyushu Univ.)
幹事氏名(和) 峯岸 孝行(三菱電機) / 冨山 宏之(立命館大) / 島村 光太郎(日立) / 杉原 真(九大) / 横山 昌生(シャープ)
幹事氏名(英) Noriyuki Minegishi(Mitsubishi Electric) / Hiroyuki Tomiyama(Ritsumeikan Univ.) / Kotaro Shimamura(Hitachi) / Makoto Sugihara(Kyushu Univ.) / Masao Yokoyama(Sharp)
幹事補佐氏名(和) 宮澤 武廣(三菱電機マイコン機器ソフトウエア) / 山本 亮(三菱電機)
幹事補佐氏名(英) Takehiro Miyazawa(MMS) / Ryo Yamamoto(Mitsubishi Electric)

講演論文情報詳細
申込み研究会 Technical Committee on VLSI Design Technologies / Special Interest Group on System and LSI Design Methodology
本文の言語 JPN
タイトル(和) クロックグリッチに基づく故障解析に耐性を持つAES暗号回路
サブタイトル(和)
タイトル(英) AES Encryption Circuit against Clock Glitch based Fault Analysis
サブタイトル(和)
キーワード(1)(和/英) AES / advanced encryption standard
キーワード(2)(和/英) サイドチャネル攻撃 / side-channel attacks
キーワード(3)(和/英) 故障解析 / fault analysis
第 1 著者 氏名(和/英) 平野 大輔 / Daisuke Hirano
第 1 著者 所属(和/英) 早稲田大学(略称:早大)
Waseda University(略称:Waseda Univ)
第 2 著者 氏名(和/英) 史 又華 / Youhua Shi
第 2 著者 所属(和/英) 早稲田大学(略称:早大)
Waseda University(略称:Waseda Univ)
第 3 著者 氏名(和/英) 戸川 望 / Nozomu Togawa
第 3 著者 所属(和/英) 早稲田大学(略称:早大)
Waseda University(略称:Waseda Univ)
第 4 著者 氏名(和/英) 柳澤 政生 / Masao Yanagisawa
第 4 著者 所属(和/英) 早稲田大学(略称:早大)
Waseda University(略称:Waseda Univ)
発表年月日 2015-05-14
資料番号 VLD2015-7
巻番号(vol) vol.115
号番号(no) VLD-21
ページ範囲 pp.51-55(VLD),
ページ数 5
発行日 2015-05-07 (VLD)